第三章存储系统.ppt

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1、第三章 存储系统,内容提要： 存储器概述； RAM存储器； ROM存储器（选择RAM与ROM芯片设计主存并实现与CPU的连接）； 高速存储器； 高速缓冲存储器Cache； 虚拟存储器； 重点：多层次存储体系结构的概念； 主存设计及其与CPU的连接； Cache的工作原理。,第三章 存储系统 3.1 存储器概述,3.1.1 存储器的发展 一、存储器件的变化 第一台电子计算机ENIAC用的是电子管触发器； 此后经历过：汞延迟线磁带磁鼓磁心（1951年始）半导体（1968年IBM 360/85首次将其用作Cache；1971年IBM 370/145首次将其用作主存，取代了磁芯）。 主存的重要作用及主

2、存器件发展史总结图表：,主存的重要作用图示,外设 主 外设 存,输入的数据,要输出的数据,程序,中间数据,控制器,运算器,指令,数据,主存器件发展史总结表,二、存储体系结构的发展,1、由主-辅二级结构发展到多层次存储体系结构。 2、主存由单体发展到多体交叉（并行）。 3、采用了虚拟存储技术。 3.1.2 评价存储器性能的主要指标 一、存储容量 能存放二进制位的总量。一般主存和辅存分别考查。 常以字节B（Byte）为单位（MB、GB、TB）。 关于W（字长）：8的倍数 地址码的位数与主存容量的关系。,二、存取时间和存取周期 1、存取时间（Memory Access Time）： 孤立地考察某一次

3、R/W 操作所需要的时间，以TA表示。 2、存取周期（Memory Circle Time）： 连续两次启动R/W 操作所需间隔的最小时间，以TM （TC 、TMC）表示。 TA 、TM的内涵： TMTA。 单位：ns 。 三、频宽（带宽）Bm：单位时间内读取的信息量。Bm=W/TM（B/s，b/s）其中 W每次R/W 数据的宽度，一般等于Memory字长。,例：计算机A、B编址单位分别是32bit和8bit，TM均为10ns。求二者的带宽。 解：4 X 108B/s； 108B/s 反映主存的数据吞吐率。 按此定义Bm也被叫做存储器的数据传输率。 四、价格：以每位价格来衡量。P=C/S C存

4、储芯片价格，S存储芯片容量（bits）。容量越大、速度越快，价格就越高。 3.1.3 存储器分类 一、按存储介质分 1、半导体存储器,利用触发器的双稳态或MOS管栅极有无电荷来表示二进制的0/1。,2、磁表面存储器：利用两种不同的剩磁状态表示二进制0/1。常见有磁带、磁盘两种。 3、光及磁光存储器 （1）利用激光在非磁性介质上写入和读出信息，也称第一代光存储（技术）（Optical Memory）。 （2）利用激光在磁记录介质上存储信息，也称第二代光存储（技术）（Megnetooptical Memory）。,二、按存取方式（工作方式）分 1、随机存取存储器RAM（Random Access

5、Memory） 按地址码编址，地址译码线对应唯一确定的存储单元（1位、1字节、1字 ）； 按照给定地址可以随时访问（R/W）任何存储单元，且访问时间与存储单元的物理位置无关； 速度较快，TM为ns级。常用作Cache和主存。 2、只读存储器ROM（Read Only Memory） 也是按地址译码访问，但只能随机读取，不能随机写入。又分为MROM、PROM、EPROM和Flash ROM几类。,3、直接存取存储器DAS（Direct Access Storage） 信息所在地址按控制字编码形式给出，然后以字符、记录形式成块存取。存取时间与信息所在物理位置有关； 容量大，寻址较慢，便宜。 磁盘。

6、 4、串行（顺序）存取存储器SAM（Serial Access Memory） 以记录、字节形式成块、成组存取信息； 地址以块号和块间间隔给出，要顺序找到块号，再依次存取； 磁带。,三、按在计算机中的功能分 1、主存储器 存放计算机运行其间的大量程序和数据； 由MOS半导体存储器构成DRAM（动态）； CPU直接访问。 2、高速缓冲存储器（Cache） 存放最活跃的程序块和数据； 由双极型半导体存储器或MOS型的SRAM（静态）构成； 3、辅助存储器（外存） 4、控制存储器（控存、CM） 微程序设计（控制器）的计算机中，存放解释执行机器指令的微程序。ROM。属于控制器。,3.1.4 多层次存储

7、体系结构 一、为什么要用多层次存储体系结构 主存的速度总落后于CPU的需要，主存的容量总落后于软件的需要。 二、多层次存储结构系统的设计目标 在一定的成本下，获得尽可能大的存储容量、尽可能高的存取速度及可靠性等。 容量、速度、和成本的矛盾。 三、多层次存储结构系统的一般形式,CPU,M0,M1,Mn-1,磁带 光盘,磁盘,磁盘Cache,主存,Cache,CPU 寄存器, ,存储器层次结构的 一般模式图,多层次存储器实际构成,四、多层次存储结构系统的常见形式 三级存储器体系结构,寄存器组,Cache,主存,辅存,辅助硬件,辅助软、硬件,CPU,1、通用寄存器（组） 速度近于CPU，少量连续计算

8、时存放部分数据及中间结果，通过减少主存访问而提高系统速度。 2、Cache-主存层次 （1）什么是cache 高速缓冲存储器，高缓。是在CPU和主存之间的小容量快速存储器，速度与CPU相当。 依据程序运行的局部性，把主存中部分信息映射到cache中，CPU与之打交道，如此弥补了主存在速度上的不足。 （2）Cache与CPU、主存的关系（工作原理） （3）Cache的物理构成,一般为SRAM即静态RAM（Static）；而主存一般为DRAM即动态RAM（Dynamic）； SRAM较快，约为DRAM的35倍，但功耗大，集成度低，价格高。 （4）目前PC系统中一般设有一级缓存和二级缓存 L1 Ca

9、che做在CPU内部，叫内部Cache，速度最快，容量较小，常在几十KB。 L2 Cache又叫外部或片外Cache。,3、主-辅层次 （1）构成 主存和辅存。 （2）作用 解决主存容量不足的问题。 （3）虚拟存储器（Virtual Memory）：虚存。 是建立在主-辅物理结构基础之上，由附加的硬件装置及操作系统的存储管理软件组成的一种存储体系。它将主存和辅存地址空间统一编址，用户在这个空间里编程，如同拥有一个容量很大的内存。,三、小结 多层次存储系统设计得当的话，会使用户感到拥有了Cache的速度、辅存的容量； 而且，无论Cache还是虚存对应用程序员都是透明的； Cache更是对各级程序

10、员透明。,3.2 随机读写存储器RAM 3.2.1 SRAM存储器 一、SRAM的基本存储单元 又叫记忆元件、存储元，指存放一个二进制位（0/1）的电路。对SRAM而言，电路为触发器结构 1.六管SRAM的电路构成（教材P.73图2.2） 2.该电路工作原理 设T1截止T2导通即A点高电平B点低电平表示“1”，T2截止T1导通即A点低电平B点高电平表示“0”。,2.该电路工作原理 （1）写入：首先译码选中。 写“1”：在I/O线加高电位，I/O线加低电位。 写完成后译码线上高电位信号撤销，电路进入保持状态。 （2）读出：首先译码选中。 原来存放的“0”或“1”以不同电位值传到I/O线上。读完成

11、后和写一样进入保持状态。,二、SRAM存储器基本组成,地址线 数 据线 控制信号,存储体 阵列,I/O电路及 控制电路,地址 译码 驱动,1、存储体阵列：见下图，注意其中几个常用概念（1）记忆元件（存储元）（2）存储单元（3）字线（4）位线（5）存储芯片规格。,字线0 字线1 . . 字线m1 位线0 位线1 位线2 位线 n1,0,1,2,n-1,0,1,2,n-1,0,1,2,n-1,【练习】名词解释：存储元、存储单元、单元地址、存储体、存储容量、存储器。,解答： 存储元（存储元件、记忆元件） 存储器的最小组成单位，用来存放一位二进制代码“0”或“1”。任何一个具有两个稳定状态的物理器件都

12、可用作存储元。 存储单元 将存储器中的所有存储元按相同位数分组，组内所有存储元同时进行信息写入或读出，这样的一组存储元称为一个存储单元。它是CPU访问存储器的基本单位。,解答（续）： 单元地址 存储器中的每一个存储单元都有一个唯一的编号，该编号称为单元地址。 CPU通过单元地址访问相应的存储单元；用二进制表示的地址码的长度（位数），表明了能访问的存储单元的数目，称为地址空间。,存储体, ,存储单元, ,存储元,单元地址 0000 0001 . . . . . XXXX,存储容量,MAR,CPU,存储器主要概念之间的关系图,2、地址译码驱动系统,（1）地址译码器的功能：把CPU给定的地址码翻译成

13、能驱动指定存储单元的控制信息。 （n-2n） （2）简单译码器电路 （3）“驱动”的含义 （4）地址译码系统的设计一维和二维地址译码方案及选择 例：1K X 4位RAM的地址译码方案。,A0 字线w00 字线W01 A1 字线W10 字线W11 A0 A0 A1 A1,&,&,&,&,地址译码系统的设计例子：1K X 4位 RAM。,一维地址译码方案：存储体阵列的每一个存储单元由一条字线驱动。也叫单译码结构。例中用此方案共需字线条数为： 1024条 二维地址译码方案：从CPU来的地址线分成两部分，分别进入X（横向）地址译码器和Y（纵向）地址译码器，由二者同时有效的字线交叉选中一个存储单元。 例

14、中将1K X 4 RAM 的10条地址线中6条（A0A5）用在横向，4条（A6A9）用在纵向，则共产生字线条数为： 64+16=80条 1K X 4 位RAM 二维地址译码的图示：,X 地 址 译 码 器,0/1,I/O,I/O,I/O,I/O,Y地址译码器,A6 A7 A8 A9,A0 A1 A2 A3 A4 A5,0 63,0 15,1K X 4 位RAM 二维地址译码示意图,3、I/O电路 处于存储芯片的数据线和被选中的单元之间； 不同存储芯片的I/O电路具体形式可能不同，但功能类似。 4、控制电路 用于控制芯片的操作，如读写控制、片选控制、输出控制等（一般表示为R/W或WE、CS或CE

15、、OE）。 以上四部分封装在一起成为一片SRAM。 请看教材P.74图3.3 - SRAM存储器结构图：,64X64=4096 存储矩阵,1,2,16,I/O电路,Y译码器,1 64,A6 A7 A11,输出驱动,控制电路,输出,输入,读写 片选,驱 动 器,1 2 64,X 译 码 器,1 2 64,地 址 反 相 器, ,A0 A1 A5, ,图3.3 SRAM存储器结构框图,三、SRAM 芯片实例Intel 2114 请看教材P.76图3.5，完成下面作业： 【作业】 请从Intel 2114的逻辑结构框图说明： 1、2114芯片引脚数目 2、地址线的横向、纵向安排 3、写入与读出的控制

16、 四、存储器与CPU的连接 （RAM芯片的扩展、RAM芯片的组织、由RAM芯片构成主存） 用较小容量的现成RAM芯片构成机器所需的大容量内存，同时完成RAM芯片与CPU的数据线、地址线、控制线的连接。,（一）扩展方法的实例 现有2114即1K X 4SRAM芯片，要构成8K X 16位主存，应该用多少片2114？画出扩展、连接图。 解答： 首先计算用多少片2114：（8K X 16）/（1K X 4）=32片 然后进行位扩展：把1K X 4扩成1K X 16，用16/4=4片 最后进行字扩展：把1KX16位扩展到8KX16位,需要1KX16位的单元共8K/1K=8个，即总共用2114为8X4=

17、32片 以下分别为位扩展、字扩展图：,A0A9 R/W 2114(1#)CS D3 D2 D1 D0,A0A9 R/W 2114(4#)CS D3 D2 D1 D0,A9 A0,D15 D12 D3 D0 R/W,1K X 4扩展成1K X 16,：位扩展、并联,字扩展：1K字8K字，用上面位扩展得到的1KX16位单元共8K/1K=8个，即总共用2114为8X4=32片。见下图：,A12 Y7 A11 A10 Y0 A9 A0 D15 D12 D3 D0 R/W,3/8 译 码 器,A0A9 R/W 1# CS D3.D0,A0A9 R/W 4# CS D3D0,A0A9 R/W29#CS D

18、3D0,A0A9 R/W32#CS D3D0,（1KX4）1KX168KX16的扩展图：串联,（二）补充资料：主存设计过程的三个阶段,1、系统设计 从计算机系统的角度，提出对存储器主要技术指标、功能及结构形式等的要求，如容量、字长、存储周期、总线宽度、控制方式、检纠错能力、环境温度、可靠性等要求。还要确定存储器类型和外电路形式。 2、逻辑设计 按地址空间的分配选择合适的RAM、ROM芯片与CPU相连。其中还要考虑到逻辑电路的扇入/扇出系数，信号的传输与衰减，等等。 3、工艺设计 落实于生产。 问：前例RAM的扩展属于以上三个阶段中的哪一个？,五、存储器的读写周期(时序图)P.78图3.8,TR

19、C TA 地址 TCO CS TCX 数据输出 TOTD,TOHA,目的：了解控制信号与存储器的读/写周期应该正确配合， 即，认识地址信号、控制信号与数据之间的时序关系。,地址,地址,数据,数据,CS*,CS*,R/W*,R/W*,P.79【例1 】图3.9 （a）是SRAM的写入时序图。 其中R/W*是读写命令控制线，当R/W*线为低电平 时，存储器按给定地址把数据线上的数据写入存储器。 请指出图3.9（a）写入时序中的错误，并画出正确的 写入时序图。,图3.9,（a）,（b）,有关的书后习题：P.125习题,1、设有一个具有20位地址和32位字长的存储器，问： （1）该存储器能存储多少个字

20、节的信息？ （2）如果存储器由512K X 8位的RAM芯片组成，需要多少片？ （3）需要多少位地址作芯片选择？ 解： （1）220 X 32位即1M X 32位=4M字节 （2）N=（1M X 32）/（512K X 8）=8（片） （3）用A19即只需1位（最高位）作为芯片选择。,5、要求用256K X 16位SRAM芯片设计1024K X 32位的存储器。SRAM芯片有两个控制端：当CS*有效时，该片选中。当W*/R=1时执行读操作，当W*/R=0时执行写操作。（*代表该信号为低电平有效） 解答： 首先计算出需要1024K X 32/（256K X 16）=8片已知的SRAM芯片进行设计

21、； 然后进行并联设计位扩展： 2片256K X 16 256K X 32； 最后进行串联设计字扩展： 4组256K X 321024K X 32。 扩展设计的总图如下：,A17A0 256KX16 1# W*/R CS* D15D0,A17A0 256KX16 8# W*/R CS* D15D0,A17A0 256KX16 7# W*/R CS* D15D0,A17A0 256KX16 2# W*/R CS* D15D0,D31 D0 WE*,Y3* Y2* Y1* Y0*,A19 A18 A17 A0,2/4 译 码 器,3.2.2 DRAM存储器,一、静态RAM与动态RAM 静态RAM：

22、（如前所述的六管SRAM）记忆元件电路能在很低的频率乃至直流的情况下工作，在没有外界信号作用时，触发器的状态可以长久保持不变，即信息不会丢失。 动态RAM： 利用MOS管栅极电容上充积的电荷来存储信息的记忆元件电路中，由于有漏电阻的存在，电容上的电荷不可能长久保存，需要周期地对电容充电，以补充泄漏的电荷。这类电路是在动态的情况下工作，故名Dynamic RAM（DRAM）。,二、为什么提出动态存储单元 静态RAM主要优点： SRAM单元电路能长久保持信息，速度快工作稳定可靠。 主要缺点： 功耗大，集成度低，价格高。 DRAM单元电路恰好克服了这种缺点。 DRAM的出现是半导体存储技术的一大进步

23、。,动态RAM的高位密度。 对静态RAM来说，一个基本存储电路要由6个管子组成，而动态RAM结构要简单得多，可以用4个或者3个管子组成一个基本存储电路，甚至用1个管子也可以。这样，在一个半导体芯片上，如要制造动态RAM，就可容纳更多的基本存储电路，即位密度得到显著提高。于是，如果用动态RAM来组成指定容量的存储模块，所用的器件要比用其他类型的器件大大减少。,动态RAM的低功耗特性。 同样为一个基本存储电路，动态RAM的功耗要比静态RAM的低得多。具体地说，动态RAM每个基本存储电路的功耗为0.05mw。而静态RAM为0.2mw。动态RAM的低功耗特性减少了系统的功率要求，也降低了系统的价格。

24、动态RAM的价格低廉。 如果按“位”来计算，动态RAM比静态RAM更便宜得多。不过，动态RAM需要较多的支持电路，所以，如果要建立的存储系统容量比较小，那么，几乎谈不上什么优点。但是，在存储容量比较大时，动态RAM价格低廉的优点会很显著。,三、DRAM与SRAM构成上的异同点 芯片结构类似点：都由存储体和外围电路构成。 单元电路及外围电路的主要不同。,1、电路组成： 一只MOS晶体管T和一个电容C （作在T的源极的一侧） 。 2、工作原理 C上有电荷表示存储“1”，反之为“0” （1）保持状态 保持状态字线为低电位，T关闭，切断了C的通路，使所充电荷不能放掉。 但电容总有一定的漏电阻，见右图。

25、,字线W T C CD D （位线）,三、DRAM记忆元件电路之一：单管DRAM,刷新的原因。,（2）写入：字线的正驱动脉冲打开T。 写“1”：在D线加高电位； 写“0”：在D线加低电位。 （3）读出：字线的正驱动脉冲打开T。 原存“1”：电荷经T使D线电位升高； 原存“0”：D线电位将降低。 单管DRAM为“破坏性读出“电路。 读后立即写。,字线W T C R CD D （位线）,五、DRAM的刷新（刷新、再生Refresh）,1、刷新的定义 在利用电容上的电荷来存储信息的动态半导体存储器中，由于漏电使电容上的电荷衰减，需要定期地重新进行存储，这个过程称为刷新。 2、刷新周期 对整个DRAM

26、必须在一定的时间间隔内完成一次全部单元内容的刷新，否则会出现信息错误。从整个DRAM上一次刷新结束到下一次刷新完为止的时间间隔叫刷新周期。 刷新周期一般为ms级，由电容中信息可保持的时间决定。（2ms，8ms，4ms）,五、DRAM的刷新（刷新、再生Refresh）,3、刷新过程 以行为单位，读出一行中全部单元的数据，经信号放大后同时全部写回； 行的含义； 读出时一定断开存储器的输出。 4、刷新方式（刷新的控制方式） 集中刷新、分散刷新和异步刷新 通过P.84图3.14（三种刷新方式的时间分配）了解三种刷新方式； （例中TM=0.5s，刷新周期为2ms，需刷新的存储矩阵为128X128）。,三

27、种刷新方式的小结： （ 1）第二种方式即分散方式的主要缺点； （2）第一种与第三种方式即集中方式与异步方式的比较； （3）刷新优先于访存，但不能打断访存周期。刷新其间不允许访存。,六、DRAM芯片（特殊性） 1、DRAM芯片与SRAM芯片相同之处 2、DRAM芯片与SRAM芯片不同之处 （1）增加了刷新控制电路： 因此作DRAM扩展类题目时，一般不需表示出存储器芯片与CPU的连接； （2）地址引脚复用减少引线： 由RAS*和CAS*分时选择地址并锁存到芯片中； （3）一般没有CS*信号； （4）在X1（例：16KX1、256KX1等）的DRAM芯片中，数据线D常分为两个引脚： Din和Dout

28、。,3、DRAM芯片实例：2116（16KX1） Intel 2116的逻辑符号见下图。,RAS* CAS*,A6 A0 WE*,16KX1bit,Din Dout,4、DRAM控制器 （1）是CPU与DRAM芯片之间的接口； （2）提供DRAM刷新的硬件支持。 一般DRAM控制器的逻辑框图如下（教材P.85图3.16）：,CPU,DRAM,刷新地址 计数器,地址多路 开关,刷新 定时器,仲裁 电路,定时 发生器,地址总线,读/写,地址,RAS*,CAS*,WR*,七、有关DRAM芯片的书后习题-P.125 2、已知某64位机主存采用半导体存储器，其地址码为26位，若使用256K X 16位的

29、DRAM芯片组成该机所允许的最大主存空间，并选用模块板结构形式，问： （1）若每个模块板为1024K X 64位，共需几个模块板？ （2）每个模块板内共有多少DRAM芯片？ （3）主存共需多少DRAM芯片？CPU如何选择各模块板？ 解答：（1）226 X 64/（1024K X 64）=64个模块板 （2）1024K X 64/（256K X 16）=16片DRAM芯片,（3）主存共需64 X 16=1024片DRAM芯片； CPU用26位地址的高6位经6/64译码选择各模块板。 3、用16K X 8位的DRAM芯片构成64K X 32位存储器，要求： （1）画出该存储器的组成逻辑框图。 解答

30、： 首先计算出需用DRAM芯片的数量为： 64K X 32/（16K X 8）=16片； 然后按SRAM扩展的方法进行并联、串联； 同时要考虑DRAM芯片的特殊性； 作出如下的存储器组成逻辑框图：,A6A0 16K X 8 1# WR RAS* CAS* D7D0,A6A0 16K X 8 4# WR RAS* CAS* D7D0,A6A0 16K X 8 13# WR RAS* CAS* D7D0,A6A0 16K X 8 16# WR RAS* CAS* D7D0,A6A0（A13A7）,D31 D0,A15 A14,与,Y3* Y2* Y1* Y0*,与,t1,t2,t2=t1+t,RA

31、S3*,CAS3*,RAS0*,RAS3*,用16片16K X 8DRAM构成64K X 32主存的逻辑图,（2）设存储器读/写周期为0.5s，CPU在1 s内至少要访问一次。试问采用哪种刷新方式比较合理？两次刷新的最大时间间隔是多少？对全部存储单元刷新一遍所需的实际刷新时间是多少？ 解答： 采用异步刷新较为合理。 关于两次刷新的最大时间间隔。 实际刷新时间 设每片DRAM为128行，则有 （128 行/组）X 4组 X 0.5 s/行=256 s （注意：芯片中行、列的数目要作为已知条件； 刷新周期与刷新信号周期。）,（3）采用异步刷新方式，如单元刷新间隔不超过8ms，则刷新信号周期是多少？

32、 8000 (s)/128(行/组)4组=15.5(s),3.3 只读存储器和闪速存储器 3.3.1 只读存储器ROM SRAM、DRAM都是挥发性（volatile）存储器，而ROM是非挥发性的存储器。 （易失性、非易失性存储器） ROM中一旦有了信息，就不能轻易改变，也不会在掉电时丢失，它们在计算机系统中是只供读出的存储器。 ROM器件有两个显著的优点： 1.结构简单，所以位密度比可读写存储器高。 2.具有非易失性，所以可靠性高。,由于ROM器件的功能是只许读出，不许写入，所以，它只能用在不需要经常对信息进行修改和写入的地方。计算机系统中，一般既有RAM模块，也有ROM模块。ROM模块中常

33、常用来存放系统启动程序和参数表，也用来存放常驻内存的监控程序或者操作系统的常驻内存部分，甚至还可以用来存放字库或者某些语言的编译程序及解释程序。,一、MROM全固定、掩模型ROM 1、概念解释 M：Mask即掩模（膜）版。半导体IC的制作工序中关键的一项是光刻。各种元件尺寸和元件间连接都靠光刻工艺完成，而光刻是通过掩模版曝光刻出图形来。 所以，制作 ROM时，可根据使用的具体需要，在制作mask时将信息（Program）编排进去。光刻成的ROM，所存信息与mask完全一致，不可改变。故名全固定ROM。,2、MROM特点： 掩膜型ROM又可分为MOS型和双极型两种。MOS型功耗小，但速度比较慢、

34、微型机系统中用的ROM主要是这种类型。双极型速度比MOS型快，但功耗大，只用在速度要求较高的系统中。 适合大批量生产已成型的产品。小量生产则成本上升（mask制作工艺复杂，周期长）。所以，总是在一个计算机系统完成开发以后，才用掩膜ROM来容纳不再作修改的程序或数据。,3、MROM例图（32字X8位） VC A0 0 A1 W0 1 W1 A4 31 W31 D0 D1 D7,地 址 译 码 器,二、一次可编程的ROMPROM（Programmable）,何为PROM：制造者生产ROM时为全“0”或全“1”出厂。用户可以根据需要用专门的写入器（编程器）写入信息。一旦写入，不可更改。 PROM的两

35、种类型 1、结击穿（结破坏）型 2、熔（断）丝型 写入时，利用外部引脚输入地址，对其中的二极管键进行选择，使某一些被烧断，某一些保持原状，于是就进行了编程。,三、可擦除可编程ROMEPROM（Erasable PROM） 光擦，电擦等。具体种类较多。满足灵活性需要。但两次改写之间仍是只读的。而且可改写的次数也是有限的。,1、光擦除EPROM 存储单元一般为MOS晶体管，栅极是一个被绝缘体隔绝的悬空的多晶硅电极，初始时栅极上没有电荷。 编程时加25V电压，可向栅极注入电荷(负），使晶体管导通。 电压撤掉，绝缘体隔绝了电荷，使晶体管保持导通（或截止），从而存储数据。 紫外线擦除；又称UVEPROM

36、。 在EPROM芯片上方有一个石英窗，从而允许紫外线穿过而照射到电路上。此时，聚集在各基本存储电路中的电荷会形成光电流泄漏走使电路恢复为初始状态，从而擦除了写入信息。,EPROM一般用在软件或系统开发阶段，一旦设计过程彻底完成，就用掩膜型ROM或者PROM取而代之。因为EPROM可以擦除，所以，它们换下来后还可以反复使用。 EPROM在初始状态下，所有的数位均为“1”，写入时只能将“1”改变为“0”，用紫外线光源抹除时，才能将“0”变为“1”,2、电可擦写PROMEEPROM或E2PROM 擦除机理不同：EEPROM增加了一个控制栅极，擦写时在源极加较高的编程电压Vpp，而控制栅极接地。电场作

37、用使浮置栅极上的电子越过氧化层进入源区，被外加电源中和掉。 两个写周期完成擦除和写入。 可字节擦，也可全片擦。,3.3.2 闪速存储器（flash memory：快闪存储器、快擦存储器）,在EEPROM基础上发展起来的新型电可擦除非挥发性存储器件。 存储单元结构类似于EEPROM，主要差别是闪存的氧化层较薄，因而电擦性能更好。 特点： 从全片擦除进步到部分（块）擦除，适合文件存储； 擦写次数10万次以上，读取时间小于90ns；,固有的非易失性 RAM断电后保存的信息随即丢失，闪存具有可靠的非易失性，是一种理想的存储器 廉价的高密度 1M位闪存的位成本比SRAM低一半以上，16M的更低；与DRA

38、M相比节省后援存储器的费用和空间 可直接执行 省去了从磁盘到RAM的加载步骤，工作速度仅取决于存取时间 固态性能 低功耗、高密度、无机电移动装置，适合于便携式计算机，替代硬盘的理想工具,3.3.2 闪速存储器（flash memory：快闪存储器、快擦存储器）,用途： 作为系统软件核心部分的存储器； 外部数据采集； 在某些应用中代替硬盘（被称为固态盘而广泛用于便携式计算机系统）。 3.3.3 ROM、RAM与CPU的连接 按照指定的地址空间分配，正确选择所给各种存储器芯片及其它片子、门电路等； 将对应的地址线、数据线、控制线连接起来，构成较完整的处理器与存储器的相连系统。,例之一：教材P.93

39、【例3 】。 CPU的地址总线16根（A15A0），双向数据总线8根（D7D0），控制总线中与主存有关的信号有MREQ*（允许访存，低电平有效），R/W*（高电平为读命令，低电平为写命令）。主存地址空间分配如下： 08191为系统程序区；819232767为用户程序区；最后（最大地址）2K为系统程序工作区。上述地址为十进制，按字编址。现有如下存储器芯片： EPROM：8KX8位（控制端仅有CS*） SRAM：16KX1位，2KX8位，4KX8位，8KX8位 请从上述芯片中选择适当芯片设计该计算机主存储器，画出主存储器逻辑框图。注意：,画出选片逻辑（可选用门电路及3：8译码器74LS138）与C

40、PU的连接，说明选哪些存储器芯片，各选多少片。,作为此类设计常用芯片，首先回顾74LS138 译码器：,（1）74138的逻辑符号,G1 G2A G2B C B A,Y7,Y0, ,其中： G1，G2A，G2B为输入控制端； C，B，A为译码输入端； Y7，Y0为译码输出端。,（2）74138的真值表：,解题的步骤：1、完整列出二进制表示的地址空间分配,A15A14A13 A12A11A10A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 0 0

41、 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1,空闲未用的区域,解题步骤：2、根据空间分配和题意确定存储芯片类型及数量，同时确定74138的输入、输出端如何使用。,（1）前8K选用一片8KX8的EPROM即可，用74138的Y0输出进行该片的选片（即A15A14A13=000）； （2）相邻24K选用8KX8的SRAM三片即可，用74138中Y1、Y2、Y3分别选三片中的一片（即A15A14A13 =001

42、、010、011）； （3）末2K用一片2KX8的SRAM即可，在74138的Y7输出有效的基础上再加入A12、A11同时为1的条件用一个非门和一个与门逻辑就可以实现。 解题步骤：3、作出连接图。（教材P.94图3.24。）,与,D0 D7 A0 A10 A11 A12 A13 A14 A15,Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 G2A 74LS138 G2B A B C G1,MREQ,V,非,R/W,8KB SRAM,CPU,CS,CS,8KB SRAM,D7D0,CS,A0A12,8KB EPROM,D7D0,CS,A0A12,D7D0,CS,A0A10,2KB SRAM,8

43、KB SRAM,A0A12,A0A12,D7D0,D7D0,例之二：设CPU共有16根地址线，8根数据线，并用MREQ*作访存控制信号（低电平有效），用WR*作读写控制信号（高电平为读，低电平为写），现有下列芯片及各种门电路（自定）如图。画出CPU与存储器的连接图。要求：,AmA0 Ak.Ao Dn Do Dn Do 2KX8 位 1KX4位 8KX8 位 2KX8位 32KX8位 8KX8位 16KX1位，4KX4位,74LS138,CS,RD,ROM,CS,WE,RAM,（1）存储芯片地址空间分配为：最大4K空间为系统程序区，相邻的4K为系统程序工作区，最小16K为用户程序区； （2）指出选用的存储芯片类型及数量； （3）详细画出片选逻辑。 ROM：2KX8 位 RAM： 1KX4位 8KX8 位 2KX8位 32KX8位 8KX8位 16KX1位 4KX4位 解答： 步骤1、地址空间分配：强调必须用二进制完整列出，否则无法正确选片。,A15A14A13A12A11A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 1 1 1 1 1 1 1