计算机组成原理唐朔飞第二版.ppt

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1、chapter1 1. 什么是计算机系统、计算机硬件和 计算机软件？硬件和软件哪个更重要？ 解：P3 计算机系统计算机硬件、软件和 数据通信设备的物理或逻辑的综合体。 计算机硬件计算机的物理实 体。 计算机软件计算机运行所需 的程序及相关资料。 硬件和软件在计算机系统中相 互依存，缺一不可，因此同样重要。 1 1 5. 冯诺依曼计算机的特点是什么 ？ 解：冯氏计算机的特点是： P8 由运算器、控制器、存储器、输 入设备、输出设备五大部件组成； 指令和数据以同一形式（二 进制形式）存于存储器中； 指令由操作码、地址码两大 部分组成； 指令在存储器中顺序存放， 通常自动顺序取出执行； 以运算器为中

2、心（原始冯氏 机）。 7. 解释概念： 主机、CPU、主存、存储单元、存储元件、存储基元、存储 元、存储字、存储字长、存储容量、机器字长、指令字 长。 解： 主机是计算机硬件的主体部分，由CPU+MM（ 主存或内存）组成； CPU中央处理器（机），是计算机硬件的核心 部件，由运算器+控制器组成；（早期的运、控不在同一芯 片上） 讲评：一种不确切的答法： CPU与MM合称主机； 运算器与控制器合称CPU。 这类概念应从性质和结构两个角度共同解释较确 切。 主存计算机中存放正在运行的程序和 数据的存储器，为计算机的主要工作存储器， 可随机存取；(由存储体、各种逻辑部件及控制 电路组成） 存储单元可

3、存放一个机器字并具 有特定存储地址的存储单位； 存储元件存储一位二进制信息的 物理元件，是存储器中最小的存储单位，又叫 存储基元或存储元，不能单独存取； 存储字一个存储单元所存二进制 代码的逻辑单位； 存储字长一个存储单元所存二 进制代码的位数； 存储容量存储器中可存二 进制代码的总量；（通常主、辅存容量 分开描述） 机器字长CPU能同时处理的 数据位数； 指令字长一条指令的二进 制代码位数； 8. 解释下列英文缩写的中文含义： CPU、PC、IR、CU、ALU、ACC、MQ、X 、MAR、MDR、I/O、MIPS、CPI、FLOPS 解：全面的回答应分英文全称、中文 名、中文解释三部分。 C

4、PUCentral Processing Unit ，中央处理机（器），中文解释见7题， 略； PCProgram Counter，程序 计数器，存放当前欲执行指令的地址， 并可自动计数形成下一条指令地址的计 数器； IRInstruction Register， 指令寄存器，存放当前正在执行的指令的 寄存器； CUControl Unit，控制单元（ 部件），控制器中产生微操作命令序列的 部件，为控制器的核心部件； ALUArithmetic Logic Unit， 算术逻辑运算单元，运算器中完成算术逻 辑运算的逻辑部件； ACCAccumulator，累加器， 运算器中运算前存放操作数、运

5、算后存放 运算结果的寄存器； MQMultiplier-Quotient Register ，乘商寄存器，乘法运算时存放乘数、 除法时存放商的寄存器。 X此字母没有专指的缩写含 义，可以用作任一部件名，在此表示操 作数寄存器，即运算器中工作寄存器之 一，用来存放操作数； MARMemory Address Register，存储器地址寄存器，内存中用 来存放欲访问存储单元地址的寄存器； MDRMemory Data Register，存 储器数据缓冲寄存器，主存中用来存放从 某单元读出、或写入某存储单元数据的寄 存器； I/OInput/Output equipment，输入/输出设备，为输入

6、设备 和输出设备的总称，用于计算机内部和外 界信息的转换与传送； MIPSMillion Instruction Per Second，每秒执行百万条指令数，为计算 机运算速度指标的一种计量单位； CPICPICycle Per InstructionCycle Per Instruction， ，执执 行一条指令所需时钟周期数行一条指令所需时钟周期数，计算机运算，计算机运算 速度指标速度指标计量单位计量单位之一；之一； FLOPSFloating Point Operation Per Second，每秒浮点运算次 数，计算机运算速度计量单位之一。 11. 指令和数据都存于存储器中,计算 机

7、如何区分它们？ 解：计算机硬件主要通过不同的 时间段来区分指令和数据，即：取指周期 （或取指微程序）取出的既为指令，执行 周期（或相应微程序）取出的既为数据。 另外也可通过地址来源区分，从 PC指出的存储单元取出的是指令，由指令 地址码部分提供操作数地址。 chapter3 1. 什么是总线？总线传输有何特点 ？为了减轻总线的负载，总线上的部件 都应具备什么特点？ 解：总线是多个部件共享的传 输部件； 总线传输的特点是：某一时刻 只能有一路信息在总线上传输，即分时 使用； 为了减轻总线负载，总线上的 部件应通过三态驱动缓冲电路与总线连 通。 4. 为什么要设置总线判优控制？常见的集 中式总线控

8、制有几种？各有何特点？哪种方式 响应时间最快？哪种方式对电路故障最敏感？ 解：总线判优控制解决多个部件同时 申请总线时的使用权分配问题； 常见的集中式总线控制有三种： 链式查询、计数器查询、独立请求； 特点：链式查询方式连线简单，易于 扩充，对电路故障最敏感；计数器查询方式优 先级设置较灵活，对故障不敏感，连线及控制 过程较复杂；独立请求方式判优速度最快，但 硬件器件用量大，连线多，成本较高。 5. 解释概念：总线宽度、总线带宽、总线复 用、总线的主设备（或主模块）、总线的从设备（ 或从模块）、总线的传输周期、总线的通信控制。 解： 总线宽度指数据总线的位（根）数， 用bit（位）作单位。 总

9、线带宽指总线在单位时间内可以传 输的数据总量，相当于总线的数据传输率，等于总 线工作频率与总线宽度（字节数）的乘积。 总线复用指两种不同性质且不同时出 现的信号分时使用同一组总线，称为总线的“多路 分时复用”。 总线的主设备（主模块）指一次总线传 输期间，拥有总线控制权的设备（模块）； 总线的从设备（从模块）指一次总 线传输期间，配合主设备完成传输的设备（模 块），它只能被动接受主设备发来的命令； 总线的传输周期总线完成一次完整 而可靠的传输所需时间； 总线的通信控制指总线传送过程中 双方的时间配合方式。 6. 试比较同步通信和异步通信。 解： 同步通信由统一时钟控制的通信 ，控制方式简单，灵

10、活性差，当系统中各部件 工作速度差异较大时，总线工作效率明显下 降。适合于速度差别不大的场合； 异步通信不由统一时钟控制的通 信，部件间采用应答方式进行联系，控制方式 较同步复杂，灵活性高，当系统中各部件工作 速度差异较大时，有利于提高总线工作效率。 8. 为什么说半同步通信同时 保留了同步通信和异步通信的特 点？ 解： 半同步通信既能像同步 通信那样由统一时钟控制，又能 像异步通信那样允许传输时间不 一致，因此工作效率介于两者之 间。 10. 什么是总线标准？为什么要设置总线标准 ？目前流行的总线标准有哪些？什么是即插即用 ？哪些总线有这一特点？ 解： 总线标准可理解为系统与模块、模 块与模

11、块之间的互连的标准界面。 总线标准的设置主要解决不同厂家各类 模块化产品的兼容问题； 目前流行的总线标准有：ISA、EISA、PCI 等； 即插即用指任何扩展卡插入系统便 可工作。EISA、PCI等具有此功能。 11. 画一个具有双向传输功能的总线逻 辑图。 解：此题实际上是要求设计一个双 向总线收发器，设计要素为三态、方向、使 能等控制功能的实现，可参考74LS245等总 线缓冲器芯片内部电路。 逻辑图如下：（n 位） G DIRA1 B1 An Bn 使能 控制 方向 控制 错误的设计： CPUMM I/O1I/O2I/On 系统总线系统总线 存储总线存储总线 这个方案的错误是： 不合题意

12、。按题意要求应画出逻辑线路图而 不是逻辑框图。 12. 设数据总线上接有A、B、C、D四个 寄存器，要求选用合适的74系列芯片，完成 下列逻辑设计： （1） 设计一个电路，在同一时间实现 DA、DB和DC寄存器间的传送； （2） 设计一个电路，实现下列操作： T0时刻完成D总线； T1时刻完成总线A； T2时刻完成A总线； T3时刻完成总线B。 令：令：BUSBUSA=BUSA=BUSB=BUSB=BUSC=CPC=CP； D DBUS= -OEBUS= -OE； 当当CPCP前沿到来时，将前沿到来时，将D DA A、B B、C C。 解： （1）采用三态输出的D型寄存器 74LS374做A、

13、B、C、D四个寄存器 ，其输出可直接挂总线。A、B、C 三个寄存器的输入采用同一脉冲打 入。注意-OE为电平控制，与打入 脉冲间的时间配合关系为： -OE-OE： CPCP： 现以8位总线为例，设计此电路，如下图 示： 数据总线数据总线 D7D7 D0D0 BUSBUSA A 1Q 8Q1Q 8Q OE OE 1D 8D 1D 8D 374374 D D 1Q 8Q1Q 8Q OE OE 1D 8D 1D 8D 374374 A A 1Q 8Q1Q 8Q OE OE 1D 8D 1D 8D 374374 B B 1Q 8Q1Q 8Q OE OE 1D 8D 1D 8D 374374 C C B

14、USBUSC CBUSBUSB BBUSBUSD D D DBUSBUSC CBUSBUSB BBUSBUSA ABUSBUS （2）寄存器设置同（1），由 于本题中发送、接收不在同一节拍 ，因此总线需设锁存器缓冲，锁存 器采用74LS373（电平使能输入）。 节拍、脉冲配合关系如下： 时钟：时钟： CLKCLK： 节拍电平：节拍电平：TiTi： 打入脉冲：打入脉冲：PiPi： 图中，脉冲图中，脉冲包包在电平中，为了在电平中，为了留有留有 较多的较多的传送时间，脉冲设置在靠近电平传送时间，脉冲设置在靠近电平 后沿处后沿处。 节拍、脉冲分配逻辑如下： 二位二位 格雷格雷 码同码同 步计步计 数器

15、数器 1 1 & & & & 1 1 1 1 1 1 G Y0G Y0 Y1 Y1 1/21391/2139 Y3 Y3 A A B Y2B Y2 1 1 CLKCLK P0P0 P1P1 P2P2 P3P3 T0T0 T1T1 T2T2 T3T3 -T0-T0 -T1-T1 -T2 -T2 -T3-T3 节拍、脉冲时序图如下： CLKCLK： T0T0： T1T1： T2T2： T3T3： P0P0： P1P1： P2P2： P3P3： 以8位总线为例，电路设计如下： （图中，A、B、C、D四个寄存器与数据总线的 连接方法同上。） =1=1 1Q 8Q1Q 8Q OE OE 1D 8D 1D

16、 8D 374374 A A 1Q 8Q1Q 8Q OE OE 1D 8D 1D 8D 374374 B B BUSBUSB B D DBUSBUSC CBUSBUSB BBUSBUSA ABUSBUS BUSBUSA A 1Q 8Q1Q 8Q OE OE 1D 8D 1D 8D 374374 D D BUSBUSD D 1Q 8Q1Q 8Q OE G OE G 1D 8D1D 8D 373373 1Q 8Q1Q 8Q OE OE 1D 8D 1D 8D BUSBUSC C 374374 C C =1=1 T1 T3 T0 T2T1 T3 T0 T2 数据总线（数据总线（D7D0D7D0） 令

17、：令：A ABUS = -T2BUS = -T2 D DBUS = -T0BUS = -T0 BUS BUSA = P1A = P1 BUS BUSB = P3B = P3 返回目录返回目录 14. 设总线的时钟频率为8MHz， 一个总线周期等于一个时钟周期。如 果一个总线周期中并行传送16位数据 ，试问总线的带宽是多少？ 解： 总线宽度 = 16位/8 =2B 总线带宽 = 8MHz2B =16MB/s 15. 在一个32位的总线系统中，总线的时钟频率 为66MHz，假设总线最短传输周期为4个时钟周期，试 计算总线的最大数据传输率。若想提高数据传输率， 可采取什么措施？ 解法1： 总线宽度

18、=32位/8 =4B 时钟周期 =1/ 66MHz =0.015s 总线最短传输周期 =0.015s4 =0.06s 总线最大数据传输率 = 4B/0.06s =66.67MB/s 解法2： 总线工作频率 = 66MHz/4 =16.5MHz 总线最大数据传输率 =16.5MHz4B =66MB/s 若想提高总线的数据传输率，可 提高总线的时钟频率，或减少总线周 期中的时钟个数，或增加总线宽度。 16. 在异步串行传送系统中，字符格 式为：1个起始位、8个数据位、1个校验 位、2个终止位。若要求每秒传送120个字 符，试求传送的波特率和比特率。 解： 一帧 =1+8+1+2 =12位 波特率

19、=120帧/秒12位 =1440波特 比特率 = 1440波特（8/12） =960bps 或：比特率 = 120帧/秒8 =960bps chapter4 3. 存储储器的层层次结结构主要体现现在什么地方 ？为为什么要分这这些层层次？计计算机如何管理这这些 层层次？ 答：存储储器的层层次结结构主要体现现在Cache 主存和主存辅辅存这这两个存储层储层 次上。 Cache主存层层次在存储储系统统中主要对对CPU 访访存起加速作用，即从整体运行的效果分析， CPU访访存速度加快，接近于Cache的速度，而寻寻 址空间间和位价却接近于主存。 主存辅辅存层层次在存储储系统统中主要起扩扩容 作用，即从

20、程序员员的角度看，他所使用的存储储 器其容量和位价接近于辅辅存，而速度接近于主 存。 综综合上述两个存储层储层 次的作用，从整个存储储系 统统来看，就达到了速度快、容量大、位价低的优优化 效果。 主存与CACHE之间间的信息调调度功能全部由硬件 自动动完成。而主存辅辅存层层次的调调度目前广泛采用 虚拟拟存储储技术实现术实现 ，即将主存与辅辅存的一部份通 过过软软硬结结合的技术术组组成虚拟拟存储储器，程序员员可使 用这这个比主存实际实际 空间间（物理地址空间间）大得多的 虚拟拟地址空间间（逻辑逻辑 地址空间间）编编程，当程序运 行时时，再由软软、硬件自动动配合完成虚拟拟地址空间间与 主存实际实际

21、 物理空间间的转换转换 。因此，这这两个层层次上 的调调度或转换转换 操作对对于程序员员来说说都是透明的。 4. 说说明存取周期和存取时间时间 的区别别。 解：存取周期和存取时间时间 的主要区别别是：存取时时 间仅为间仅为 完成一次操作的时间时间 ，而存取周期不仅仅包含操 作时间时间 ，还还包含操作后线线路的恢复时间时间 。即： 存取周期 = 存取时间时间 + 恢复时间时间 5. 什么是存储储器的带宽带宽 ？若存储储器的数据总线宽总线宽 度为为32位，存取周期为为200ns，则则存储储器的带宽带宽 是多 少？ 解：存储储器的带宽带宽 指单单位时间时间 内从存储储器进进出信 息的最大数量。 存储

22、储器带宽带宽 = 1/200ns 32位 = 160M位/秒 = 20MB/S = 5M字/秒 注意字长长（32位）不是16位。 （注：本题题的兆单单位来自时间时间=106） 6. 某机字长为长为 32位，其存储储容量是 64KB，按字编编址其寻寻址范围围是多少？若主 存以字节编节编 址，试试画出主存字地址和字节节 地址的分配情况。 解：存储储容量是64KB时时，按字节编节编 址 的寻寻址范围围就是64KB，则则： 按字寻寻址范围围 = 64K8 / 32=16K字 按字节编节编 址时时的主存地址分配图图如下： 0 0 1 1 2 2 3 6 6 5 5 4 4 655346553465532

23、65532 7 7 65535655356553365533 字地址字地址 HB HB 字字节节节节地址地址LBLB 0 0 4 4 8 8 6552865528 6553265532 讨论讨论 ： 1、 在按字节编节编 址的前提下，按字 寻寻址时时，地址仍为为16位，即地址编码编码 范围围仍为为064K-1，但字空间为间为 16K字 ，字地址不连续连续 。 2、 字寻寻址的单单位为为字，不是B（字 节节）。 3、 画存储储空间间分配图时图时 要画出上限 。 7. 一个容量为为16K32位的存储储器，其地址线线和数据 线线的总总和是多少？当选选用下列不同规规格的存储储芯片时时， 各需要多少片？

24、 1K4位，2K8位，4K4位，16K1位，4K8位，8K8 位 解： 地址线线和数据线线的总总和 = 14 + 32 = 46根； 各需要的片数为为： 1K4：16K32 /1K4 = 168 = 128片 2K8：16K32 /2K 8 = 8 4 = 32片 4K4：16K32 /4K 4 = 4 8 = 32片 16K1：16K 32 / 16K 1 = 32片 4K8：16K32 /4K8 = 4 4 = 16片 8K8：16K32 / 8K 8 = 2X4 = 8片 讨论讨论 ： 地址线线根数与容量为为2的 幂幂的关系，在此为为214，14根 ； 数据线线根数与字长长位数相 等，在

25、此为为32根。（注：不是 2的幂幂的关系。 ） ：32=25，5根 8. 试比较静态RAM和动态RAM。 答：静态RAM和动态RAM的比较见下表： 特性特性SRAMSRAMDRAMDRAM 存储信息存储信息触发器触发器电容电容 破坏性读出破坏性读出非非是是 需要刷新需要刷新不要不要需要需要 送行列地址送行列地址同时送同时送分两次送分两次送 运行速度运行速度快快慢慢 集成度集成度低低高高 发热量发热量大大小小 存储成本存储成本高高低低 功耗功耗高高低低 可靠性可靠性高高低低 可用性可用性使用方便使用方便不方便不方便 适用场合适用场合高速小容量存储器高速小容量存储器大容量主存大容量主存 9. 什么

26、叫刷新？为为什么要刷新？说说明 刷新有几种方法。 解：刷新对对DRAM定期进进行的全 部重写过过程； 刷新原因因电电容泄漏而引起的 DRAM所存信息的衰减需要及时补时补 充，因 此安排了定期刷新操作； 常用的刷新方法有三种集中式、 分散式、异步式。 集中式：在最大刷新间间隔时间时间 内，集 中安排一段时间进时间进 行刷新； 分散式：在每个读读/写周期之后插入 一个刷新周期，无CPU访访存死时间时间 ； 异步式：是集中式和分散式的折衷。 讨论讨论 ： 1）刷新与再生的比较较： 共同点： 动动作机制一样样。都是利用 DRAM存储储元破坏性读读操作时时的重 写过过程实现实现 ； 操作性质质一样样。都

27、是属于重写 操作。 区别别： 解决的问题问题 不一样样。再生主要解 决DRAM存储储元破坏性读读出时时的信息重 写问题问题 ；刷新主要解决长时间长时间 不访访存 时时的信息衰减问题问题 。 操作的时间时间 不一样样。再生紧紧跟在读读 操作之后，时间时间 上是随机进进行的；刷新 以最大间间隔时间时间 为为周期定时时重复进进行 。 动动作单单位不一样样。再生以存储单储单 元为单为单 位，每次仅仅重写刚刚被读读出的一 个字的所有位；刷新以行为单为单 位，每次 重写整个存储储器所有芯片内部存储储矩阵阵 的同一行。 芯片内部I/O操作不一样样。读读出再生 时时芯片数据引脚上有读读出数据输输出；刷 新时时

28、由于CAS信号无效，芯片数据引脚上 无读读出数据输输出（唯RAS有效刷新，内部 读读）。鉴鉴于上述区别别，为为避免两种操作 混淆，分别别叫做再生和刷新。 2）CPU访访存周期与存取周期的区别别 ： CPU访访存周期是从CPU一边边看到的存 储储器工作周期，他不一定是真正的存储储 器工作周期；存取周期是存储储器速度指 标标之一，它反映了存储储器真正的工作周 期时间时间 。 3）分散刷新是在读读写周期之后 插入一个刷新周期，而不是在读读写 周期内插入一个刷新周期，但此时时 读读写周期和刷新周期合起来构成 CPU访访存周期。 4）刷新定时时方式有3种而不是2 种，一定不要忘了最重要、性能最 好的异步

29、刷新方式。 10. 半导导体存储储器芯片的译码驱动译码驱动 方式有几种？ 解：半导导体存储储器芯片的译码驱译码驱 动动方式有两种：线选线选 法和重合法。 线选线选 法：地址译码译码 信号只选选中同 一个字的所有位，结结构简单简单 ，费费器材 ； 重合法：地址分行、列两部分译码译码 ，行、列译码线译码线 的交叉点即为为所选单选单 元。这这种方法通过过行、列译码译码 信号的 重合来选选址，也称矩阵译码阵译码 。可大大 节节省器材用量，是最常用的译码驱动译码驱动 方式。 11. 一个8K8位的动态动态 RAM芯片，其内部结结 构排列成256256形式，存取周期为为0.1s。试试 问问采用集中刷新、分

30、散刷新及异步刷新三种方 式的刷新间间隔各为为多少？ 注：该题该题 题题意不太明确。实际实际 上，只有异 步刷新需要计计算刷新间间隔。 解：设设DRAM的刷新最大间间隔时间为时间为 2ms，则则 异步刷新的刷新间间隔 =2ms/256行 =0.0078125ms =7.8125s 即：每7.8125s刷新一行。 集中刷新时时， 刷新最晚启动时间动时间 =2ms-0.1s256行 =2ms-25.6s=1974.4s 集中刷新启动动后， 刷新间间隔 = 0.1s 即：每0.1s刷新一行。 集中刷新的死时间时间 =0.1s256行 =25.6s 分散刷新的刷新间间隔 =0.1s2 =0.2s 即：每

31、0.2s刷新一行。 分散刷新一遍的时间时间 =0.1s2256行 =51.2s 则则 分散刷新时时， 2ms内可重复刷新遍数 =2ms/ 51.2s 39遍 12. 画出用10244位的存储储芯片组组成一个容量为为 64K8位的存储储器逻辑逻辑 框图图。要求将64K分成4个页页面 ，每个页页面分16组组，指出共需多少片存储储芯片？ （注：将存储储器分成若干个容量相等的区域，每一个 区域可看做一个页页面。） 解：设设采用SRAM芯片， 总总片数 = 64K 8位 / 1024 4位 = 64 2 = 128片 题题意分析：本题设计题设计 的存储储器结结构上分为为总总体、 页页面、组组三级级，因此

32、画图时图时 也应应分三级级画。首先应应确 定各级级的容量： 页页面容量 = 总总容量 / 页页面数 = 64K 8位 / 4 = 16K 8位； 组组容量 = 页页面容量 / 组组数 = 16K 8位 / 16 = 1K 8位； 组组内片数 = 组组容量 / 片容量 = 1K8位 / 1K4位 = 2片； 地址分配： 页页页页面号面号 组组组组号号 组组组组内地址内地址 2 4 102 4 10 组逻辑图组逻辑图 如下：（位扩扩展） 1K1K 4 4 SRAMSRAM 1K1K 4 4 SRAMSRAM A A 9090 -WE-WE -CSi-CSi D D7 7D D6 6D D5 5D

33、D 4 4 D D3 3D D2 2D D1 1D D0 0 1K1K 8 8 页面逻辑框图：（字扩展） 1K1K 8 8（组组组组0 0） 1K1K 8 8（组组组组1 1） 1K1K 8 8（组组组组2 2） 1K1K 8 8（组组组组1515） 组组组组 译译译译 码码码码 器器 4:16 -CS0-CS0 -CS1-CS1 -CS2-CS2 -CS15-CS15 A A 9090 -WE D -WE D70 70 A10A10 A11A11 A12A12 A13A13 -CEi-CEi 16K16K 8 8 GG 存储器逻辑框图：（字扩展） 16K16K 8 8（页页页页面面0 0）

34、16K16K 8 8（页页页页面面1 1） 16K16K 8 8（页页页页面面2 2） 16K16K 8 8（页页页页面面3 3） 页页页页 面面 译译译译 码码码码 器器 2:42:4 A14A14 A15A15 -CE0-CE0 -CE1-CE1 -CE2-CE2 -CE3-CE3 A130 -WE D70A130 -WE D70 13. 设设有一个64K8位的RAM芯片，试问该试问该 芯片 共有多少个基本单单元电电路（简简称存储储基元）？欲设设 计计一种具有上述同样样多存储储基元的芯片，要求对对芯 片字长长的选择应满选择应满 足地址线线和数据线线的总总和为为最 小，试试确定这这种芯片的地

35、址线线和数据线线，并说说明有 几种解答。 解： 存储储基元总总数 = 64K 8位 = 512K位 = 219位； 思路：如要满满足地址线线和数据线总线总 和最小，应应 尽量把存储储元安排在字向，因为为地址位数和字数成 2的幂幂的关系，可较较好地压缩压缩 线线数。 设设地址线线根数为为a，数据线线根数为为b，则则片容量为为： 2a b = 219；b = 219-a； 若a = 19，b = 1，总总和 = 19+1 = 20； a = 18，b = 2，总总和 = 18+2 = 20； a = 17，b = 4，总总和 = 17+4 = 21； a = 16，b = 8 总总和 = 16+8

36、 = 24； 由上可看出：片字数越少，片字长长越长长，引脚数越 多。片字数、片位数均按2的幂变幂变 化。 结论结论 ：如果满满足地址线线和数据线线的总总和为为最小，这这 种芯片的引脚分配方案有两种：地址线线 = 19根，数据线线 = 1根；或地址线线 = 18根，数据线线 = 2根。 14. 某8位微型机地址码为码为 18位，若使用4K4位的 RAM芯片组组成模块块板结结构的存储储器，试问试问 ： （1）该该机所允许许的最大主存空间间是多少？ （2）若每个模块块板为为32K8位，共需几个模块块板？ （3）每个模块块板内共有几片RAM芯片？ （4）共有多少片RAM？ （5）CPU如何选择选择 各

37、模块块板？ 解： （1）218 = 256K，则该则该 机所允许许的最大主存空 间间是256K8位（或256KB）； （2）模块块板总总数 = 256K8 / 32K8 = 8块块； （3）板内片数 = 32K8位 / 4K4位 = 8 2 = 16片； （4）总总片数 = 16片 8 = 128片； （5）CPU通过过最高3位地址译码译码 选选板，次高3 位地址译码译码 选选片。地址格式分配如下： 板地址板地址 片地址片地址 片内地址片内地址 3 3 123 3 12 17 15 14 12 11 15. 设设CPU共有16根地址线线，8根数据线线，并用-MREQ （低电电平有效）作访访存控

38、制信号，R/-W作读读/写命令信 号（高电电平为读为读 ，低电电平为为写）。现现有这这些存储储芯片 ： ROM（2K8位，4K4位，8K8位），RAM（1K4位， 2K8位，4K8位），及74138译码译码 器和其他门电门电 路（门门 电电路自定）。 试试从上述规规格中选选用合适的芯片，画出CPU和存储储 芯片的连连接图图。要求如下： （1）最小4K地址为为系统统程序区，409616383地址范 围为围为 用户户程序区； （2）指出选选用的存储储芯片类类型及数量； （3）详细详细 画出片选逻辑选逻辑 。 解： （1）地址空间分配图如下： 4K4K（ROMROM） 4K4K（SRAMSRAM）

39、4K4K（SRAMSRAM） 4K4K（SRAMSRAM） 04095 04095 40968191 40968191 819212287 819212287 12288163831228816383 65535 65535 Y0Y0 Y1Y1 Y2Y2 Y3Y3 A15=1A15=1 A15=0A15=0 （2）选选片：ROM：4K 4位：2片； RAM：4K 8位：3片； （3）CPU和存储储器连连接逻辑图逻辑图 及片选逻辑选逻辑 ： 4K4K 4 4 ROMROM 7413874138（3 3：8 8） 4K4K 4 4 ROMROM 4K4K 8 8 RAMRAM 4K4K 8 8 R

40、AMRAM 4K4K 8 8 RAMRAM -CS0 -CS1 -CS2 -CS3-CS0 -CS1 -CS2 -CS3 -MREQ-MREQ A15A15 A14A14 A13A13 A12A12 C B A -Y0 -G2A -G2B-G2A -G2BG1G1 +5V+5V CPUCPU A110A110 R/-WR/-W D30D30 D74D74 -Y1-Y2-Y3 讨论： 1）选片：当采用字扩展和位扩展所用芯片一 样多时，选位扩展。 理由：字扩展需设计片选译码，较麻烦，而 位扩展只需将数据线按位引出即可。 本题如选用2K8 ROM，则RAM也应选2K8的 。否则片选要采用二级译码，实

41、现较麻烦。 当需要RAM、ROM等多种芯片混用时，应尽量 选容量等外特性较为一致的芯片，以便于简化连 线。 2）应尽可能的避免使用二级译码，以使设计 简练。但要注意在需要二级译码时如果不使用， 会使选片产生二意性。 3）片选译码器的各输出所选的存储区域是一样大的 ，因此所选芯片的字容量应一致，如不一致时就要考虑 二级译码。 4）其它常见错误： EPROM的PD端接地； （PD为功率下降控制端，当输入为高时，进入功率下降 状态。因此PD端的合理接法是与片选端-CS并联。） ROM连读/写控制线-WE； （ROM无读/写控制端） 注：该题缺少“系统程序工作区”条件。 16. CPU假设设同上题题，

42、现现有8片8K8位的RAM芯片与 CPU相连连。 （1）用74138译码译码 器画出CPU与存储储芯片的连连接 图图； （2）写出每片RAM的地址范围围； （3）如果运行时发现时发现 不论论往哪片RAM写入数据， 以A000H为为起始地址的存储储芯片都有与其相同的数据， 分析故障原因。 （4）根据（1）的连连接图图，若出现现地址线线A13与 CPU断线线，并搭接到高电电平上，将出现现什么后果？ 解： （1）CPU与存储器芯片连接逻辑图 ： CPUCPU 8K8K 8 8 SRAMSRAM 7413874138（3 3：8 8） R/-W D70 A120 8K8K 8 8 SRAMSRAM 8

43、K8K 8 8 SRAMSRAM 8K8K 8 8 SRAMSRAM -G2A-G2A -G2B-G2B A A B B C C -MREQ A13 A14 A15 -CS0 -CS1 -CS2 -CS7-CS0 -CS1 -CS2 -CS7 +5V+5V G1G1 （2）地址空间分配图： 8K8K 8 RAM8 RAM 8K8K 8 RAM8 RAM 8K8K 8 RAM8 RAM 8K8K 8 RAM8 RAM 8K8K 8 RAM8 RAM 8K8K 8 RAM8 RAM 8K8K 8 RAM8 RAM 8K8K 8 RAM8 RAM Y0Y0 Y1Y1 Y2Y2 Y3Y3 Y4Y4 Y

44、5Y5 Y6Y6 Y7Y7 0819108191 819216383819216383 16384245751638424575 24576327672457632767 32768409593276840959 40960491514096049151 49152573434915257343 57344655355734465535 （3）如果运行时发现时发现 不论论往哪片RAM写入数据后 ，以A000H为为起始地址的存储储芯片都有与其相同的数据 ，则则根本的故障原因为为：该该存储储芯片的片选输选输 入端很 可能总总是处处于低电电平。可能的情况有： 1）该该片的-CS端与-WE端错连错连

45、或短路； 2）该该片的-CS端与CPU的-MREQ端错连错连 或短路； 3）该该片的-CS端与地线线错连错连 或短路； 在此，假设设芯片与译码译码 器本身都是好的。 （4）如果地址线线A13与CPU断线线， 并搭接到高电电平上，将会出现现A13恒为为 “1”的情况。此时时存储储器只能寻寻址A13=1 的地址空间间，A13=0的另一半地址空间间 将永远访问远访问 不到。若对对A13=0的地址空 间进间进 行访问访问 ，只能错误错误 地访问访问 到A13=1 的对应对应 空间间中去。 22. 某机字长为长为 16位，常规规的存储储空间为间为 64K字 ，若想不改用其他高速的存储储芯片，而使访访存速度提 高到8倍，可采取什么措施？画图说图说 明。 解：若想不改用高速存储储芯片，而使访访存速度提 高到8倍，可采取多体交叉存取技术术，图图示如下： 0 0 8 8 M0M0 8K8K 1 1 9 9 M1M1 8K8K 2 2 1010 M2M2 8K8K 3 3 1111 M3M3 8K8K 4 4 1212 M4M4 8K8K 5 5 1313 M5M5 8K8K 6 6 1414 M6M6 8K8K 7 7 1515 M7M7 8K8K 存存储储储储管理管理 存存储总线储总线储总线储