通信电子电路第8章2010.ppt

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1、1,8.0 概述 8.1 锁相环路的基本组成与原理分析 8.2 锁相环路的跟踪特性和捕捉性能 8.3 锁相环路的噪声和稳定性 8.4 锁相环路的实现电路 8.5 锁相环路的应用 8.6 频率合成技术,第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),2,8.0 概述 锁相技术是一种相位负反馈控制技术。其实现电路也叫做锁相环路（PLLPhase Locked Loop），组成原理图如下：,第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),它具有如下特点： （1）锁定后只有剩余相差，没有剩余频差。 （2）系统特性（与L

2、PF关系密切）对锁定过程和剩余相差影响很大。载波跟踪与调制跟踪 （3）PLL的组成决定了它的特性是非线性的。,3,锁相技术在通信系统中具有十分广泛的用途。可用来实现以下功能： 载波跟踪与恢复 接收机同步信号产生 窄带接收 锁相解调 锁相倍频与锁相混频 频率合成与任意信号发生,第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),4,通信系统中为了保证系统总的性能，需要采用利用负反馈原理构成的具有自动调节控制作用的电路来适应外部条件的变化，可一般性的称其为反馈控制电路。其基本框图如下：,第八章 锁相与频率合成技术 (PLL & Frequency Synthe

3、sizer ),目的 使输出量随输入量的变化而变化。输入量不变时，抑制其它因素变化所引起的变化。 特点 （1）输出与输入之差为系统控制动作的起源。 （2）负反馈以减小误差 （3）对外部干扰和内部参数变化的影响具有抑制作用 （4）有利于减小系统的非线性失真,5,常用的反馈控制电路： AGC(Auto Gain Control) AFC(Auto Frequency Control) PLL(Phase Locked Loop) 性能 稳定性：t 系统作用 误差。系统收敛。 快速性：在尽量短的时间内消除误差。 准确性：使剩余误差尽量小。 控制系统与信号处理电路 对于同一个电路，从信号处理角度来讨论

4、的输入输出及处理电路，与从控制角度所讨论的输入输出及处理电路是两个完全不同的概念： 信号处理：对输入信号处理以得到有用的信息输出。 反馈控制：对信号处理电路的某些参量进行控制，使信号 处理电路的参数或指标符合我们的要求。,第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),6,8.1 锁相环路的基本组成与原理分析 锁相环路（PLLPhase Locked Loop），组成原理图如下：,第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),讨论锁相环路的工作过程，必须对其各组成单元的数学模型有比较清楚的概念。,7,锁相环路

5、的构成与数学模型 （1）鉴相器（Phase Discriminator) 鉴相器模型如图（a）。,第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),设wr为VCO的自由振荡（不加控制电压）的频率，并以此为参考：,8,采用“模拟乘法器滤波器”鉴相，可得：,第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),相应的鉴相器模型如图（b）。 从乘法器鉴相模型可看出，鉴相器的特性是非线性的，由此导致整个环路的特性为非线性的。,9,（2）压控振荡器（Voltage Controlled Oscillator) 压控振荡器的输出频

6、率受控制电压vc的控制而变化。一般情况下认为wvc特性是线性的，有：,第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),其中Ko为压控灵敏度。 若用微分算子表示 ，可得： 相应的模型如图（b）。,10,（3）环路低通滤波器（Loop Filter) 为滤除鉴相器输出信号中的干扰和无用组合频率分量，采用低通滤波器取出鉴相器输出的平均分量。通过使用不同的电路，可选择不同的滤波频率特性KF(p)，从而对环路的动态性能和稳定性产生影响。 常用的环路滤波器有如下几种形式： （a ）简单RC滤波器,第八章 锁相与频率合成技术 (PLL & Frequency Syn

7、thesizer ),11,（b）无源比例积分滤波器,第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),（c）有源比例积分滤波器,12,综上可得环路模型为：,第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),环路的基本方程为：,其中： 瞬时角频差：VCO频率与 输入频率之差。 控制角频差：Vc作用下 VCO频率受控部分。 输入固有角频差：输入频 率偏离wr的值。,13,环路基本方程给出了以下基本关系： 瞬时频差控制频差固有频差 该关系式表示存在固有频差的情况下，通过环路的自动调整，控制频差不断加大，瞬时频差不断减小

8、，最终达到控制频差等于固有频差，瞬时频差为0的状态。 例82：设Dwi(t)=DwiU(t)为常数，且系统的LF为纯阻网络，KF(p)=KF，求其剩余相差。 解：环路锁定则有： 相应有,第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),je与Dwi和KT0有关，同时也受到鉴相器的工作范围、VCO的受控范围的限制。 同步带（跟踪带） DwL：能够维持环路锁定所允许的最大输入固有频差Dwi。本例中DwLKT0 。,14,8.2 锁相环路的跟踪特性和捕捉性能 锁相环路的跟踪过程 跟踪：锁定状态 ji变化 新的锁定状态 的过程。 在跟踪过程中，由于环路始终处于锁

9、定状态，je很小，鉴相器可以线性化 线性化环路特性方程,第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),据此可得出系统的闭环传递函数、开环传递函数、误差传递函数。,系统框图为,15,闭环传递函数：,第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),其中H0(s)为开环传递函数：,误差传递函数：,16,第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),相应地有一阶环路（环路滤波器为纯阻性网络 KF(p)=KF）的传递函数：,二阶环路（采用理想运放构成的有源比例积分滤波器）的传

10、递函数：,17,输入为相位阶跃信号：,第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),输入为频率阶跃信号：,18,第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),相应的一阶环路瞬时相差je(t)分别为: 输入相位阶跃:,输入频率阶跃:,19,二阶环路瞬时相差je(t)分别为： 输入相位阶跃：,第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),20,输入频率阶跃:,第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),21,PLL的频率响

11、应: 在ji的变化为正弦型（频率为W）的情况下， jo跟踪ji变化，也为正弦型的。跟踪的性能取决于环路的闭环传递函数H(s)。从H(s)的表达式可以看出，主要取决于环路滤波器的频率特性。如果输入是一个调频信号，其频率和相位的表达式为：,第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),令wc等于VCO的自由振荡频率wr，则有：,22,又由VCO的特性可知，有：,第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),比较这两个式子，由Fo(s)相等，可以得到：,若FM调制信号的最高频率wW落在H(s)的通频带内，则该调制

12、信号可以有效地被选频输出在vc处，相当于以一个十分容易实现的低通滤波器实现了窄带滤波加解调的作用。实际中可以用来实现调频信号解调。=调制跟踪 跟踪带（同步带）,经过环路作用得到的响应为：,23,例83：PLL中LF采用简单RC低通滤波器，KdKo=10p (rad/s)，t=1/20p (s)，试求该环路的上限频率。 解：先求出闭环传递函数H(s),第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),再由二阶系统的频率特性可看出，在z=0.7时，上限频率为 wh= wn =14.1p(rad/s) fn=7.07(Hz) 系统带宽极窄。本例说明了可用PLL

13、实现窄带滤波作用,且带宽可由环路增益控制。,24,锁相环路的捕捉过程 捕捉是指锁相环路从失锁状态进入锁定状态的过程。 捕捉带：由失锁到锁定所允许的最大固有频差。 捕捉时间：从闭环开始到环路锁定所需要的时间。 非线性状态：固有频差较大，环路工作在非线性状态下，定量分析复杂。针对比较简单的情况定性进行分析。,第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),25,一阶环路的捕捉过程： 一阶环路有： 相应的环路方程为： 设输入固有频差为常数： 令： 则环路方程变为：,第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),26

14、,以 为自变量， 为因变量绘出平面曲线图如图称为相图 。 关于相图有以下基本概念： 相平面、状态点、相轨迹 相轨迹是有向的：上右下左 平衡点：稳定、不稳定,第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),27,一阶环路的捕捉过程有三种 情况： （1）Dwc0KdKo 环路失锁，但存在频率牵引 现象。,第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),28,f随时间增大而不断增长。 大时f 增长快， 小时f增长慢，经鉴相器后 得到不对称的上宽下窄的vd信号。它 的直流分量加到VCO上，会使输出频 率向输入频率靠近。

15、,第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),如果环路原来是失锁的，由于频率牵引现象， 的减小有可能使一个不稳定平衡点分裂为两个平衡点，从而进入稳定状态。故捕捉带为： 可以看出，一阶环路的快捕带也与捕捉带、同步带相同。 一般情况有： 同步带捕捉带快捕带,29,锁相环路的辅助捕捉 增大环路增益有利于提高捕捉能力，但会影响环路的噪声性能和稳定性，故一般采用辅助捕捉电路来提高捕捉能力。 （1）扫描法,第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),（2）辅助鉴频法,30,第八章 锁相与频率合成技术 (PLL &

16、Frequency Synthesizer ),8.4 锁相环路的实现电路,集成锁相环路的实现电路中主要包括鉴相器、压控振荡器两个部分。,31,第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),1. 模拟鉴相器,电路结构:模拟乘法器 + 低通滤波器,按输入信号幅度大小分三种情况讨论: 模拟乘法器作为鉴相器应用的特性,32,第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),1）输入 均为小信号,鉴相灵敏度：,鉴相特性曲线正弦,缺点：鉴相输出电压与输入信号的幅度有关，而且还与温度有关,33,第八章 锁相与频率合成技术

17、(PLL & Frequency Synthesizer ),2）输入一个是大信号，一个是小信号,通过低通滤波器，滤除高频分量后的输出：,（ ）,34,第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),3）两个输入均为大信号,1）鉴相特性曲线三角形,35,第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),2. 门鉴相器,异或门鉴相器电路,异或门输出波形,36,第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),2) 线性鉴相范围: 0 ,3) 鉴相灵敏度,异或门鉴相器 输出电压

18、:,实际应用时，为使相位差可正、负，取两输入信号正交时相位差为零，,37,第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),3，鉴频鉴相器,38,第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),鉴频鉴相器的输出可以用： 差分放大 电荷泵,时钟上升沿触发，1复位,输出电压是相位差的积分,39,第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),4，射级耦合压控多谐振荡器,40,第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),射极耦合多谐

19、振荡器： 由RC充放电回路决定双稳态电路在两个稳定状态间切换。 一断一通（互锁） 通决定断（电位） 断决定翻（状态） 工作过程,41,第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),42,8.5 锁相环路的应用 锁相环路具有优良的应用性能，如： (1)锁定时无频差.假如锁相环路输入固定频率的载波信号,环路对它锁定之后,输出与输入之间只有某一固定的相位差,频差则等于零.这是锁相环路区别于其它任何反馈控制系统的一大特点,用它可以实现无误差的频率跟踪. (2)良好的窄带跟踪特性.锁相环路在锁定输入载波信号的同时,可以对噪声进行过滤,完成窄带滤波器的作用.假如

20、输入载波信号的频率发生漂移,通过合理的设计,锁相环路可以跟踪输入信号的频率漂移,同时仍维持窄带滤波作用.即变成一个窄带跟踪滤波器.例如,在几十兆赫的载频上可以实现几十赫兹的带宽,跟踪范围则可达到几十千赫兹.这是应用其它技术难于实现的.,第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),。,43,(3)良好的调制跟踪特性.锁相环路也可以设计成跟踪输入信号的瞬时相位变化.这时环路既可以输出经过提纯的已调制信号,使得信噪比比输入的已调信号明显提高,也可以作为解调器输出解调信号,且解调性能明显优于常规的解调器. (4)门限性能好.锁相环路本质上是一个非线性系统,

21、在较强的噪声作用下,同样也存在门限效应.但是,把它用于调频解调器,与一般的限幅-鉴频器相比,门限改善可达45dB左右. (5)易于集成化.锁相环路的基本部件都易于采用模拟集成电路.环路实现数字化后,更易于采用数字集成电路.随着大规模集成技术的发展,已经可以将整个锁相环路,甚至连同应用中所需的其它外部电路集成在同一个基片上,制成所谓单片集成锁相环路.集成化锁相环路体积小,成本低,可靠性好,受到用户的欢迎.甚至在消费类电子产品如收音机、彩色电视接收机中也得到广泛应用。,第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),。,44,锁相接收机 外空间飞行器通信信

22、号（调角）具有信号带宽窄（几十Hz）、载波漂移大（多普勒频移：kHz数量级）的特点。采用kHz滤波器会放进来大量的噪声，影响系统性能。=锁相接收机,第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),中频频率锁定在f4上，有用信号经鉴相器（乘法器）解调输出。环路滤波器选出输出中的慢变化载频漂移信号进行反馈控制，使得f2始终跟踪f1的变化，保持中频频率基本不变。,45,锁相调频与解调 由于环路滤波器的带宽远远小于调制信号的最低频率，故调制信号不参与环路的反馈控制作用。VCO中心频率漂移的缓慢变化被环路的控制作用消除，保证VCO输出的调频波的中心频率基本上维持

23、在晶振频率上。,第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),46,只要环路的闭环传递函数带宽大于调制信号的带宽，则可用来实现调频信号解调。VCO的控制电压与调制信号成正比。,第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),47,调幅信号锁相解调 可以用PLL来恢复调幅信号同步解调所需的本地参考信号。,第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),48,锁相倍频与锁相混频 锁相倍频器：,第八章 锁相与频率合成技术 (PLL & Frequency Synthesiz

24、er ),由于在鉴相器处有 wi=wo ,故有 wo=Nwi 。,49,锁相混频器： 输出频率为：,第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),锁相混频器在wLwi的情况下，比传统的混频器具有更高的谐波信号抑制能力。,50,思考题 1，在PLL中，当VCO输出频率与参考信号频率相等时，它们之间的相位差为何？频率不等时其相位差又为何？ 2，在锁相接收机里，PLL为何能跟踪大幅度（几千赫）的载频漂移，而又不抑制调制信号（几十赫）？,第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),51,8.6 频率合成技术（Fr

25、equency Synthesis Technique） 频率合成是指用一个或几个参考频率来综合出所需的、等间隔变化的输出频率的技术。输出信号的频率稳定度与参考信号的频率稳定度相同，输出频率值可以用数字的方法迅速地选择切换。 频率合成器（Frequency Synthesizer）的技术指标 （1）频率范围：输出频率的最小值到最大值间fominfomax的变化范围。 （2）频率分辨率（频率间隔）：输出频率的最小变化间隔。 （3）频率转换时间：频率范围内的任意两个输出频率相互切换所需的最长时间。 （4）频率稳定度：规定时间内输出频率的最大相对变化值。 （5）频谱纯度：输出信号中噪声和干扰信号分量

26、与有用信号分量的比值。,第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),52,下图是一个实际测得的频率合成器频谱。,第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),从图（b）中可以看出，除主瓣外，还存在两个寄生的旁瓣和相位噪声的谱分量。,53,频率合成器的实现方法 （1）直接式频率合成器 利用一个（相关合成）或几个（非相关合成）参考频率信号，经过分频、倍频、混频来组合出各种不同频率的频率合成方法。 下面是一个用10MHz基准频率信号直接相关合成38.8MHz输出频率信号的方框图：,第八章 锁相与频率合成技术 (

27、PLL & Frequency Synthesizer ),直接式频率合成具有：分辨率高、输出频谱纯、转换速度快等优点，但也有：输出频率点数少、频率切换控制难度大、电路复杂、体积大等缺点。,54,（2）间接式频率合成器 利用PLL实现的频率合成器称为间接式频率合成器。 单环频率合成器如图：,第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),用输入控制码的方式来控制可变分频器的分频比N，可以有选择地输出所需的频率信号。 该频率合成器的频率分辨率（频率间隔）为fr；频率范围由N的取值范围决定；转换时间的经验值大约为参考信号vr的25个周期；频率稳定度与fr的

28、频稳度相同。,55,含有参考分频器和前置分频器的单环频率合成器如图：,第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),该合成器的输出频率表达式为: 参考分频器R提高了频率分辨率。 前置分频器P减低了频率分辨率，但也降低了程控分频器的工作频率，使其更易于实现。,56,双环频率合成器如图， 其输出频率表达式为：,第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),其中环I为尾数环，环II为主环。两个环路共同工作，较好地解决了分辨率与分频比的矛盾。,57,例8-4：三环频率合成器如图，300NA 399, 351 NB

29、397; 试求其输出频率范围和频率间隔？,第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),解：其中含有一个锁相混频器。输出频率范围为:35.4MHz40.099MHz,频率间隔为1kHz。,58,小数分频频率合成器如图： 在该环路中，采用小数分频器取代一般的分频器。其中的M计数器对N分频器输出信号进行计数，计满M次后输出一个禁止脉冲，在fo信号的一个周期内关闭或非门，减少一个送到N分频器的fo脉冲。相应的波形示意如下（N4，M4）：,第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),fo,fM,59,在M计数器的

30、一个完整周期内，fo脉冲的个数为NM1，fd脉冲的个数为M个，故有,第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),例8-5：已知参考频率为100kHz，设计一个频率合成器，能够输出4.001MHz的频率信号。 解：根据题目要求，分频比为,故应选N40，M100的小数分频。 采用这种方式也能有效地解决分辨率和分频比的矛盾。,又因为锁定时fd=fr，故有：,可得分频比为：,60,吞脉冲频率合成器如图。,第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),双模分频器的初态为P1模式，其分频输出fp送到两个可变分频器N和

31、A（AN）处同时计数，对fp计数A次后A的溢出翻转信号控制双模分频器转为P模式，再由N计数器继续计数N-A次，得到分频输出fo，同时再把双模分频器控制转为P1模式，回到初态，再开始下一个分频周期。,61,在分频输出fo的一个周期内，对fo信号计数次数共有： (P+1)A+P(N-A)PN+A次，即fo=(PN+A)fo=(PN+A)fi， 可见，可变分频器的输入频率都不是很高，但仍然保证了相当高的频率分辨率。 例8-6：吞脉冲频率合成器，P40，N31023，A1127，fi=5kHz，试求输出fo=136.550(MHz)时，A与N的值为何？ 解：总的分频数为,第八章 锁相与频率合成技术 (

32、PLL & Frequency Synthesizer ),先忽略尾数A计算N：,则尾数A为：,62,思考题 1，用频率合成器实现信号源和用可变分频器实现信号源有什么异同？ 2，若要实现从0.5MHz30MHz以100Hz为步进间隔的信号源，晶体频率为1MHz，问该频率合成器的结构应为何？,第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),63,直接数字式频率合成（DDS：Direct Digital Synthesis ）技术 直接数字式频率合成（DDS）是用数字的方法合成输出各种所需频率信号的。 其基本原理是通过输出信号的采样值来得到输出信号。 根据

33、Nyquist定理，只要采样频率大于信号带宽的两倍，就可以不失真地用样本值来恢复原信号。 例如，对于一个频率为f0的正弦信号，从时间上把一个周期分为2n份，每份时长为T0/ 2n，令采样周期TskT0/ 2n， 当满足1 k 2n-1 时（每周期采样两个点），有 （T0/ 2n） Ts （T0/ 2），通过恢复滤波器后，都可以有效地恢复原正弦信号。 如果我们让采样时刻tn=n Ts与正弦信号的相位相对应的话，应当是jn=w0tn=2pf0n kT0/ 2n= nk2p/ 2n ,也就是说，在正弦信号的一个2p周期中，按jn采样2n3个样点也可以有效地恢复正弦信号。,第八章 锁相与频率合成技术

34、(PLL & Frequency Synthesizer ),64,DDS的做法正是把正弦信号的一个周期按时间（相位）分为2n份，把相应的函数值存储在ROM中，通过改变读出时钟的频率fclk和样点相位间隔k，来得到不同的输出频率fout对应的采样值，再经过DA转换得到输出信号。,第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),设在2p内分为2n个样点 fclk=2n(Hz)时，每秒读出一个周期，=fout=1(Hz) fclk=M 2n(Hz)时，每秒读出M个周期，=fout=M fclk/ 2n(Hz) 若改为2p内分为2n/k个样点，仍以fclk读

35、出，原读出M个周期的样点所需时间现可读出kM个周期的样点 = foutk=kM=kfclk/ 2n(Hz) 可知在读出频率fclk一定时，通过改变k值可以改变输出频率。 DDS合成正弦波输出的系统原理图如图：,65,DDS合成正弦波输出的系统原理图如图：,第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),fclk,66,其中相位累加器框图如右： 相位累加器在时钟fclk的作用下，每个时钟其状态对应数值增加k，加满后溢出重新循环。其状态值与输出信号的相位成正比，用来给波形存储器提供地址。,第八章 锁相与频率合成技术 (PLL & Frequency Syn

36、thesizer ),以fs频率读出的波形数值，经过DA转换器输出成脉冲信号。在下次转换之前DA保持输出值不变，保证波形为连续的台阶形。 低通滤波器选出DA输出信号的基波分量，使输出波形平滑、整齐。 与PLL不同的是，DDS是开环的频率合成系统，没有反馈，使得其响应速度快，稳定性好。,clk,67,DDS的主要优点是： 高速的频率转换能力：几十纳秒 换频时具有相位连续性 极高的频率分辨力：fclk=50(MHz),n=32 =fclk/2n=0.0116(Hz) 适于实现各种不同的非正弦型波形：波形存储器内容决定 具有数字调制能力：根据调制数据附加相移 可同时输出正交或有其他相关相位要求的多路

37、输出信号 集成度高、体积小、易于实现。 DDS的主要缺点是： 输出频谱纯度较差 输出频率范围有限 DDS主要用于要求频率转换速度快、频率分辨率高的场合。,第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),68,DDS激励的PLL频率合成器,第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),69,几个问题： 1，k改变，样点位置变输出波形不变？ 2，k很大时，样点个数少，如何保证输出波形不失真？ 3，k很小时，样点个数太多，ROM要截断低位地址影响。 4，输出端中心频率可变的滤波器？ 5，采样脉冲宽度的影响？,第八章

38、 锁相与频率合成技术 (PLL & Frequency Synthesizer ),70,2001年全国大学生电子设计竞赛试题 波形发生器（A题） 一、任务 设计制作一个波形发生器，该波形发生器能产生正弦波、方波、三角波和由用户编辑的特定形状波形。示意图如下： 二、要求 1基本要求 （1）具有产生正弦波、方波、三角波三种周期性波形的功能。 （2）用键盘输入编辑生成上述三种波形（同周期）的线性组合波形，以及由基波及其谐波（5次以下）线性组合的波形。 （3）具有波形存储功能。 （4）输出波形的频率范围为100Hz20kHz（非正弦波频率按10次谐波计算）；重复频率可调，频率步进间隔100Hz。,第

39、八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),71,（5）输出波形幅度范围05V（峰-峰值），可按步进0.1V（峰-峰值）调整。 （6）具有显示输出波形的类型、重复频率（周期）和幅度的功能。 2发挥部分 （1）输出波形频率范围扩展至100Hz200kHz。 （2）用键盘或其他输入装置产生任意波形。 （3）增加稳幅输出功能，当负载变化时，输出电压幅度变化不大于3%（负载电阻变化范围：100）。 （4）具有掉电存储功能，可存储掉电前用户编辑的波形和设置。,第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),72,（5）

40、可产生单次或多次（1000次以下）特定波形（如产生1个半周期三角波输出）。 （6）其它（如增加频谱分析、失真度分析、频率扩展200kHz、扫频输出等功能）。 三、评分标准 项 目 (满分) 基本要求 设计与总结报告：方案比较、设计与论证，理论分析与计算，电路图及有关设计文件，测试方法与仪器，测试数据及测试结果分析。 (50),第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),。,73,实际制作完成情况 ( 50) 发挥部分 完成第（1）项( 10 ) 完成第（2）项 ( 10 ) 完成第（3）项 ( 10) 完成第（4）项(5) 完成第（5）项 (5) 完成第（6）项 (10),第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),74,2001年全国大学生电子设计竞赛A题,第八章 锁相与频率合成技术 (PLL & Frequency Synthesizer ),实现方案： 方案一：可变分频器实现 方案二：PLL频率合成器实现 方案三：CPU读波形RAM实现 方案四：函数发生器8038实现 方案五：DDS系统实现 方案六：集成DDS波形RAM实现,