《DSP原理及应用》课件第2章定点DSP芯片TMS320F28122122.ppt

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1、杨词慧 ,2012.9,DSP原理及应用,定点DSP芯片 TMS320F2812,第 2 章 定点DSP芯片TMS320F2812,2.1 TMS320F2812的性能指标 2.2 TMS320F2812的硬件结构 2.3 TMS320F2812指令系统,2.2 TMS320F2812的性能指标,2.1 TMS320F2812的性能指标,TMS320F2812芯片简介 内核CPU：C28x 两个事件管理模块 (EVA和EVB) ：用于产生PWM的输出 一个正交编码脉冲(QEP)电路：用于捕获旋转电机的位置和速度信息,2.1 TMS320F2812的性能指标,TMS320F2812芯片简介（续）

2、 采用改进的哈佛结构 允许程序存储在Cache中 允许数据存储在程序存储器中，并被算术指令直接使用 双口RAM（SARAM），8级流水线,2.1 TMS320F2812的性能指标,F2812的主要特点 采用高性能的静态CMOS技术，时钟频率可达150MHz；核心电压：1.8V；I/O口电压和Flash编程电压：3.3V 32位CPU，可实现1616位和3232位乘法操作，哈佛总线结构，寻址程序空间可达4MB，寻址数据空间可达4GB, Datasheet,2.1 TMS320F2812的性能指标,F2812的主要特点（续） 闪存128K字，SARAM 18K字。 引导(BOOT) ROM 4K字

3、 可向下兼容TMS320F24X/LF240X代码 采用PLL来控制系统各模块所需频率 具有3个外部中断和外围中断扩展模块 128位的代码安全模块（CSM）,2.1 TMS320F2812的性能指标,F2812的主要特点（续） 3个32位的CPU定时器和适合电机控制的事件管理模块EVA和EVB 很强的外围通信功能，包括同步串行口SPI，通用异步串行口SCI，增强的eCAN和多通道缓存串行口MCBSP 16个通道、12位精度的A/D转换器 56个多路通用输入/输出(GPIO)引脚,2.1 TMS320F2812的性能指标,F2810和F2812的硬件特征（1）,2.1 TMS320F2812的性

4、能指标,F2810和F2812的硬件特征（2）,2.2 TMS320F2812的硬件结构,2.2 TMS320F2812的硬件结构,F2812的地址和数据总线 F2812的引脚 中央处理单元 存储器及扩展接口 F2812的时钟及系统控制,2.2 TMS320F2812的硬件结构,F2812的中断系统 串行通信接口（SCI） 串行外设接口（SPI） 事件管理器 eCAN总线模块,2.2 TMS320F2812的硬件结构,TMS320F2812的内部结构（上半图）, Datasheet,2.2 TMS320F2812的硬件结构,TMS320F2812的内部结构（下半图）, Datasheet,2.

5、2 TMS320F2812的硬件结构,F2812的地址和数据总线 PAB (Program Address Bus)：22位程序地址总线 DRAB (Data-Read Address Bus)：32位数据读地址总线 DWAB (Data-Write Address Bus)：32位数据写地址总线,2.2 TMS320F2812的硬件结构,程序空间,PAB,数据空间,DRAB,DWAB,PRDB,DRDB,DWDB,2.2 TMS320F2812的硬件结构,F2812的地址和数据总线（续） PRDB (Program-Read Data Bus)：32位程序读数据总线（传送指令或数据） DRD

6、B (Data-Read Data Bus)：32位数据读数据总线 DWDB (Data/Program-Write Data Bus)：32位数据/程序写数据总线，向数据空间/程序空间写相应的数据,2.2 TMS320F2812的硬件结构,F2812的引脚,F2812 179引脚BGA封装底视图,2.2 TMS320F2812的硬件结构,F2812的引脚,BGA封装,2.2 TMS320F2812的硬件结构,F2812的引脚,F2812 176引脚LQPF封装顶视图,2.2 TMS320F2812的硬件结构,F2812的引脚,LQPF封装,2.2 TMS320F2812的硬件结构,F2812

7、的引脚,F2812 128引脚 PBK 封装顶视图,2.2 TMS320F2812的硬件结构,F2812的引脚 GPIO(General Purpose Input/Output pin)：56个，既可作为一般的数字I/O口，又可作为外设功能引脚，如PWM、eCAN等 外部中断引脚XINTF：45个 电源和地：38个 A/D转换相关：23个, Datasheet,2.2 TMS320F2812的硬件结构,F2812的引脚 与JTAG接口有关：7个 所有输入引脚的电平均与TTL兼容 ，输入不能承受5V电压，输出均为3.3V CMOS电平 上拉电流/下拉电流均为100A 所有引脚的输出缓冲器驱动能

8、力（有输出功能的）典型值是4mA,2.2 TMS320F2812的硬件结构,中央处理单元,中央处理单元（CPU） 测试单元 存储器及外设的接口单元,C28x 内核,2.2 TMS320F2812的硬件结构,中央处理单元（续）,算术逻辑单元（ALU） 乘法器：3232位乘法 移位器：最大可移16位 寻址运算单元（ARAU） 独立的寄存器空间 带保护流水线,CPU单元 的结构,2.2 TMS320F2812的硬件结构,中央处理单元（续）,CPU单元结构,2.2 TMS320F2812的硬件结构,中央处理单元（续） CPU的寄存器 累加器ACC：32位，可使用32/16/8位,2.2 TMS320F

9、2812的硬件结构,中央处理单元（续） 数据页指针寄存器DP：在对数据存储器进行直接寻址时，在22位地址中作为高16位，用于存储页选择 堆栈指针SP：16位，系统复位后，SP指向0000_0400H，栈底为低地址单元，SP总是指向下一个空的单元,2.2 TMS320F2812的硬件结构,数据页存储器结构,2.2 TMS320F2812的硬件结构,中央处理单元（续） 辅助寄存器XAR0XAR7、AR0AR7：用于指令操作中32位数运算或16位数运算，AR0AR7也可用于间接寻址,2.2 TMS320F2812的硬件结构,中央处理单元（续） 状态寄存器ST0、ST1,状态寄存器ST0各位的定义,2

10、.2 TMS320F2812的硬件结构,状态寄存器ST0功能表（1）,2.2 TMS320F2812的硬件结构,状态寄存器ST0功能表（2）,2.2 TMS320F2812的硬件结构,中央处理单元（续）,状态寄存器ST1各位的定义,2.2 TMS320F2812的硬件结构,状态寄存器ST1功能表,2.2 TMS320F2812的硬件结构,状态寄存器ST1功能表,2.2 TMS320F2812的硬件结构,状态寄存器ST1功能表,2.2 TMS320F2812的硬件结构,存储器及扩展接口 128K16位FLASH 18K16位SRAM：分成 M0、M1、L0、L1 和 H0 这5个块 4K16位B

11、ootROM 1K16位OTP ROM 均可映射到程序存储空间和数据存储空间,2.2 TMS320F2812的硬件结构,存储器及扩展接口,TMS320F2812存储空间的映射,SARAM均可映射到程序存储空间和数据存储空间，L0和L1受片上FLASH中的密码保护 FLASH和一次可编程EPROM(OTP)也受FLASH的密码保护,2.2 TMS320F2812的硬件结构,存储器及扩展接口（续） 外部存储器接口 19位地址线 16位数据线 3个片选线 读/写控制线,2.2 TMS320F2812的硬件结构,存储器及扩展接口（续） 3个片选线选择5个外部存储区域 XZCS0AND1：选择Zone0

12、 和 Zone1 XZCS6AND7：选择Zone6 和 Zone7 XZCS2：选择Zone2, Datasheet,2.2 TMS320F2812的硬件结构,存储器及扩展接口（续） 各存储区域地址范围 Zone0：0x0020000x003FFF Zone1：0x0040000x005FFF Zone2：0x0800000xFFFFFF Zone6：0x1000000x17FFFF Zone7：0x3FC0000x3FFFFF,2.2 TMS320F2812的硬件结构,存储器及扩展接口（续） 外设帧 (Peripheral Frame0、1、2) PF0：0x0008000x000CFF，

13、包含XINTF、PIE、Flash、Timers、CSM的相关寄存器 PF1：0x0060000x006FFF，包含eCAN的相关寄存器 PF2 ：0x0070000x007FFF，包含SYS、GPIO、EV、McBSP、SCI、SPI、ADC的相关寄存器,2.2 TMS320F2812的硬件结构,存储器及扩展接口（续） Boot ROM 出厂时固化了Boot Loader软件，根据引导信号确定上电引导装载方式，可从Flash引导装载程序，也可从外部存储器引导程序 包括一些标准的数学运算表,2.2 TMS320F2812的硬件结构,存储器及扩展接口（续） 片上Flash 可映射到程序空间或数据

14、空间 程序可分成多段，代码安全保护 低功耗模式 可根据CPU频率调整等待周期 流水线模式可提高线性代码执行效率,2.2 TMS320F2812的硬件结构,存储器及扩展接口（续） CPU对Flash/OTP的操作形式 32位取址 16或32位数据空间读取 16位程序空间读取,2.2 TMS320F2812的硬件结构,片上Flash和OTP存储器的配置寄存器,Flash和OTP存储器的工作状态通过配置寄存器进行设置,2.2 TMS320F2812的硬件结构,片上Flash和OTP存储器扇区的地址分配,2.2 TMS320F2812的硬件结构,存储器及扩展接口（续） TMS320F2812的片内外设

15、简介 处理器将所有的外设都映射到数据存储器空间，包括配置寄存器、输入寄存器、输出寄存器和状态寄存器 通过访问存储器中的寄存器就可使用相应外设,2.2 TMS320F2812的硬件结构,C281xCPU+JTAG SARAM,存储器接口,逻辑I/F,Flash ROM (128K16位),事件管理器 EVA和EVB,SPI,SCI,CAN,McBSP,WD,ADC控制,中断复位,I/O寄存器,PBUS接口,F2812片内外设连接,2.2 TMS320F2812的硬件结构,F281x的各种时钟和复位电路, Datasheet,2.2 TMS320F2812的硬件结构,F2812的时钟及系统控制,2

16、.2 TMS320F2812的硬件结构,F2812的时钟及系统控制（续） 与PLL、时钟配置相关的寄存器 PLLCR：PLL控制寄存器 HISPCP：高速片上外设分频器 LOSPCP：低速片上外设分频器 PCLKCR：外设时钟控制寄存器,2.2 TMS320F2812的硬件结构,锁相环、时钟、看门狗及低功耗模式相关寄存器(1),2.2 TMS320F2812的硬件结构,锁相环、时钟、看门狗及低功耗模式相关寄存器(2),2.2 TMS320F2812的硬件结构,外设时钟控制寄存器PCLKCR功能描述(1),2.2 TMS320F2812的硬件结构,外设时钟控制寄存器PCLKCR功能描述(2),2

17、.2 TMS320F2812的硬件结构,F2812的时钟及系统控制（续）,高速外设时钟寄存器（HISPCP）,如果HISPCP不等于0，HSPCLK=SYSCLKOUT/(HISPCP2)； 如果HISPCP等于0，HSPCLK=SYSCLKOUT。,2.2 TMS320F2812的硬件结构,F2812的时钟及系统控制（续）,低速外设时钟寄存器（LOSPCP）,如果LOSPCP不等于0，LSPCLK=SYSCLKOUT/(LOSPCP2)； 如果LOSPCP等于0，LSPCLK=SYSCLKOUT。,2.2 TMS320F2812的硬件结构,晶体振荡器和锁相环模块,2.2 TMS320F281

18、2的硬件结构,锁相环配置模块,2.2 TMS320F2812的硬件结构,F2812的时钟及系统控制（续）,TMS320F2812的输入时钟频率为150MHz，其PLL工作在PLL禁止模式，LOSPCP寄存器的内容为2，请计算LSPCLK,SYSCLKOUT = XCLKIN LSPCLK=SYSCLKOUT/(LOSPCP*2) =37.5MHz,2.2 TMS320F2812的硬件结构,F2812的时钟及系统控制（续）,DIV=000：旁路方式 DIV=0001B1010B，对应表中n=110 DIV=1011B1111B，保留,PLL控制寄存器（PLLCR）,2.2 TMS320F2812

19、的硬件结构,F2812的低功率模式,2.2 TMS320F2812的硬件结构,低功耗模式控制寄存器0(LPMCR0)功能定义,2.2 TMS320F2812的硬件结构,F2812的时钟及系统控制（续） 低功耗模式控制寄存器1(LPMCR1) 对寄存器中相应位置1，将使能对应的信号，将器件从低功耗状态唤醒，进入正常工作模式,2.2 TMS320F2812的硬件结构,看门狗功能结构, Datasheet,2.2 TMS320F2812的硬件结构,F2812的时钟及系统控制（续） 看门狗模块 看门狗加法计数寄存器WDCNTR：当计数到最大值时，产生一个输出脉冲，脉宽为512个振荡器时钟宽度 看门狗复

20、位控制寄存器WDKEY：写入0x55+0xAA，会使WDCNTR清零，其它值使看门狗复位,2.2 TMS320F2812的硬件结构,F2812的时钟及系统控制（续） 看门狗模块（续） 防止WDCNTR溢出: (1)禁止看门狗; (2)向复位控制寄存器周期性写入0x55+0xAA，使WDCNTR清零,2.2 TMS320F2812的硬件结构,看门狗控制寄存器(WDCR)功能定义,2.2 TMS320F2812的硬件结构,定时器的功能,2.2 TMS320F2812的硬件结构,与定时器有关的寄存器,2.2 TMS320F2812的硬件结构,F2812的时钟及系统控制（续） F2812定时器 定时器

21、寄存器(TIMH:TIM)：每隔 (TDDRH:TDDR+1)个时钟周期， TIMH:TIM减1，当减至0时，PRDH:PRD寄存器中的值重新装入TIMH:TIM寄存器中。,2.2 TMS320F2812的硬件结构,F2812的时钟及系统控制（续） 定时器周期寄存器(PRDH:PRD)：存放计数周期值。 定时器控制寄存器(TCR)。 定时器分频寄存器(TPRH:TPR) PSCH:PSC：定时器预定分频寄存器 TDDRH:TDDR：定时器分频寄存器,2.2 TMS320F2812的硬件结构,F2812的时钟及系统控制（续） F2812的通用I/O 可通过GPxMUX将通用I/O设置为 片内外设

22、的输入/输出引脚（片内外设I/O） 数字I/O口驱动外围电路,2.2 TMS320F2812的硬件结构,F2812的时钟及系统控制,GPIOA：16位 GPIOB：16位 GPIOD：4位 GPIOE：3位 GPIOF：2位,数字I/O口,2.2 TMS320F2812的硬件结构,GPIO寄存器,2.2 TMS320F2812的硬件结构,F2812的时钟及系统控制（续） F2812的通用I/O GPxMUX功能选择控制寄存器。用于选择该I/O口是工作在外设操作模式 （=1）还是数字量I/O模式 GPxDIR方向控制寄存器。设置I/O口的传送方向，0为“输入”，1为“输出”,2.2 TMS320

23、F2812的硬件结构,F2812的时钟及系统控制（续） F2812数据寄存器 GPxDAT数据寄存器。用于读写数据。当引脚定义为输出时，该位为1则将相应引脚拉高，为0将引相应引脚拉低 GPxSET置位寄存器。引脚定义为输出时写1将相应引脚拉高，写0无影响,2.2 TMS320F2812的硬件结构,F2812的时钟及系统控制（续） F2812数据寄存器（续） GPxCLEAR清除寄存器。引脚定义为输出时，该位写1将相应引脚拉低，写0对引脚无影响 GPxTOGGLE取反寄存器。引脚定义为输出时写1将相应引脚信号取反,2.2 TMS320F2812的硬件结构,复位I/O引脚配置与各相关寄存器之间的关

24、系,2.2 TMS320F2812的硬件结构,F2812的中断系统 F2812的CPU支持 1个不可屏蔽中断NMI 16个可屏蔽的中断：INT1INT14、RTOSINT、DLOGINT,2.2 TMS320F2812的硬件结构,F2812的中断系统, Datasheet,2.2 TMS320F2812的硬件结构,F2812的中断分组,2.2 TMS320F2812的硬件结构,F2812的三级中断结构,2.2 TMS320F2812的硬件结构,F2812的中断系统 外设级：如某个外设的中断标志位IF被置为1，且中断使能位IE=1，则外设向PIE中断控制器发出中断请求 PIE级：PIE1PIE1

25、2，每组都会有 中断标志寄存器PIEIFRx （x=1,2,12） 中断使能寄存器PIEIERx,2.2 TMS320F2812的硬件结构,F2812的中断系统 CPU级 标志寄存器IFR：当某外设中断请求通过PIE发送到CPU时，CPU级中与INTx相关的中断标志位就会被置位。 使能寄存器IER,2.2 TMS320F2812的硬件结构,F2812的中断系统 标志位的手动或自动清除 手动：外设寄存器中的中断标志位、PIEACK 自动：PIE级的中断标志位、CPU的中断标志位、中断使能位,2.2 TMS320F2812的硬件结构,F2812的中断系统 PIE中断向量表及映射 F2812有5个可

26、用的中断向量表 控制中断向量表映射的比特位:VMAP、M0M1MAP、MP/MC和ENPIE,2.2 TMS320F2812的硬件结构,中断向量表映射模式,2.2 TMS320F2812的硬件结构,TMS320F2812中断处理过程,接收中断请求,响应中断,执行中断服务程序,中断是否被屏蔽 响应标志位是否被清除 CPU级中断是否被屏蔽 是否开放了可屏蔽中断,2.2 TMS320F2812的硬件结构,F2812的中断系统 中断控制寄存器PIECTRL PIE中断响应寄存器PIEACK PIE中断标志寄存器 PIE中断使能寄存器,PIE寄存器及其地址,来源：TMS320F2810, TMS320F

27、2811, TMS320F2812, TMS320C2810, TMS320C2811, TMS320C2812 Digital Signal Processors Data Manual, P46,2.2 TMS320F2812的硬件结构,PIEVECT：PIE向量表中中断向量的地址 ENPIE：0，PIE中断向量取自CPU向量表； 1，取自PIE向量表,中断控制寄存器PIECTRL,2.2 TMS320F2812的硬件结构,PIE中断响应寄存器PIEACK,PIEACKx：任何一个组发生中断时，对相应位写1，并发出总的中断信号,2.2 TMS320F2812的硬件结构,PIE中断标志寄存器

28、,INTx.n(x=1,2,12;n=1,8)：当某个中断发生时，该中断对应标志位被置1。进行该中断服务或对该位写0，可清除该位,2.2 TMS320F2812的硬件结构,PIE中断使能寄存器,INTx.n(x=1,2,12;n=1,8)： 1，允许响应该中断 0，禁止响应该中断,2.2 TMS320F2812的硬件结构,串行通信接口（SCI） SCI (Serial Communication Interface) 又称为UART，是一种采用两根信号线的异步通信接口 采用标准非归零(NRZ)格式，使CPU可与其他异步外设进行通信,2.2 TMS320F2812的硬件结构,串行通信接口（SCI

29、） NRZ 格式 1位起始位 1-8位数据位 1位奇/偶校验位（可选） 1-2位停止位 1位额外的位用于区分数据和地址,2.2 TMS320F2812的硬件结构,串行通信接口（续） SCI 的特点 两个外部引脚：SCITXD和SCIRXD 64K种可编程的通信速率 数据格式：一位起始位；18位数据长度位；可编程；可选择奇校验、偶校验或无校验；一个或两个停止位,2.2 TMS320F2812的硬件结构,串行通信接口（续） SCI 的特点（续） 4种错误检测标志：奇偶校验错误、超时错误、帧错误和间断检测错误 全/半又工通信模式 接收和发送双缓冲 13个SCI模块控制寄存器,2.2 TMS320F2

30、812的硬件结构,串行通信接口（续） SCI 的特点（续） 串口数据发送和接收过程可通过中断方式或查询方式完成 两种多处理器唤醒方式：空闲线唤醒和地址位唤醒 16级发送/接收FIFO,SCI模块与CPU的连接,SCI模块内部结构,2.2 TMS320F2812的硬件结构,串行通信接口（续）,发送数据单元 接收数据单元 帧格式控制单元 波特率控制单元 发送/接收中断控制单元 接收错误检测单元,SCI模块,2.2 TMS320F2812的硬件结构,串行通信接口（续） 多处理器异步通信模式 地址位模式 空闲线模式,2.2 TMS320F2812的硬件结构,典型的SCI数据帧格式,2.2 TMS320

31、F2812的硬件结构,串行通信接口（续） 地址位模式。 “Addr/data” 位用来进行多处理器之间的通信联络。 对于发送方，该位为1时表示本帧发送的数据是通信方处理器地址；为0时，表示本帧发送的是数据。 接收方收到后与本身地址相比较。,2.2 TMS320F2812的硬件结构,串行通信接口（续） 空闲位模式。以数据块的形式传送。一个数据块可以有若干帧，其中 第一帧固定为地址帧，用来发送或接收地址，其后是数据帧。 地址帧和数据帧间空闲位10位 数据帧之间的空闲位10位 数据块之间的空闲位须 10位,SCI中断控制逻辑,2.2 TMS320F2812的硬件结构,SCI中断标志位,2.2 TMS

32、320F2812的硬件结构,串行通信接口（续） 波特率计算,当BRR0时，,当BRR=0时，,2.2 TMS320F2812的硬件结构,常用的SCI波特率设置,SCI-A寄存器的功能描述,SCI-B寄存器的功能描述,SCI停止位的个数,字符长度控制位,SCI多处理模式控制位,自测模式使能位,SCI奇偶校验使能位,奇偶校验选择位,2.2 TMS320F2812的硬件结构,串行外设接口（SPI） SPI (Serial Peripheral Interface) 是一个高速同步的串行输入/输出口。 通常用于DSP处理器和外部外设及其他处理器之间进行通信，也可采用主/从模式实现多处理器间的通信。,2

33、.2 TMS320F2812的硬件结构,串行外设接口（续） SPI 特点 4个外部引脚 SPISOMI：SPI从输出/主输入引脚 SPISIMO：SPI从输入/主输出引脚 SPISTE：SPI从发送使能引脚 SPICLK：SPI串行时钟引脚,2.2 TMS320F2812的硬件结构,串行外设接口（续） SPI 特点（续） 可编程主、从两种工作方式， 两种传输方式：二线制工作方式(半双工)和三线制度工作方式(全双工) 波特率可编程，125种不同的设置 数据字长：可编程的116个数据长度,2.2 TMS320F2812的硬件结构,串行外设接口（续） SPI 特点（续） 4种时钟模式 接收发送可同时

34、操作，延时发送控制 通过中断或查询方式发送和接收数据 9个SPI模块控制寄存器，16级发送/接收FIFO,SPI模块与CPU的连接,SPI模块内部结构,2.2 TMS320F2812的硬件结构,串行外设接口（续） SPI 模块结构及连接信号 LSPCLK：SPI时钟速率 SPIRXINT：不使用FIFO模式下，作为发送中断/接收中断 SPITXINT：使用FIFO情况下作为发送中断,2.2 TMS320F2812的硬件结构,串行外设接口（续） SPI 的操作,主控制器发送数据，从控制器发送伪数据 主控制器发送数据，从控制器发送数据 主控制器发送伪数据，从控制器发送数据,3种发送数据方式,SPI

35、主-从控制器的通信连接,2.2 TMS320F2812的硬件结构,串行外设接口（续） SPI 的操作（续）,主从操作模式,主模式：Master/Slave=1，SPI产生串行时钟由SPICLK引脚输出，从SPISIMO输出数据，从SPISOMI输入数据 从模式： Master/Slave=0， 串行时钟由SPICLK引脚输入，从SPISIMO输入数据，从SPISOMI输出数据,2.2 TMS320F2812的硬件结构,串行外设接口（续） SPI 时钟模式 无相位延时的下降沿 有相位延时的下降沿 无相位延时的上升沿 有相位延时的上升沿,2.2 TMS320F2812的硬件结构,串行外设接口（续）

36、 波特率设置,当SPIBRR = 3-127时，,当SPIBRR = 0,1,2时，,SPI中断逻辑,SPI中断标志模式,SPI寄存器,2.2 TMS320F2812的硬件结构,串行外设接口（续） SPICCR：SPI配置控制寄存器 用于设置字符长度、移位时钟极性、SPI软件复位等,2.2 TMS320F2812的硬件结构,串行外设接口（续） SPICTL：SPI操作控制寄存器 用于设置SPI中断使能、SPI工作方式、SPI时钟相位和超时中断使能等,2.2 TMS320F2812的硬件结构,串行外设接口（续） SPIST：SPI状态寄存器 用于反映发送缓冲器满、SPI中断、SPI接收溢出标志位

37、等,2.2 TMS320F2812的硬件结构,串行外设接口（续） SPIBRR：SPI波特率控制寄存器,2.2 TMS320F2812的硬件结构,事件管理器 TMS320F2812包含两个事件管理器模块EVA和EVB,两个通用定时器(GP) 3个全比较PWM单元 3个捕获单元 1个正交编码脉冲电路,每个事件管理器模块,事件管理器接口,事件管理器A功能,事件管理器的信号名称,2.2 TMS320F2812的硬件结构,事件管理器（续） 可编程通用定时器 产生采样周期，作为全比较单元产生PWM输出及软件定时的时基。 可独立工作或互相同步工作。 比较寄存器可用作比较功能和PWM波形的产生。,2.2 T

38、MS320F2812的硬件结构,通用定时器功能,可读写的16位递增/递减定时器计数器TxCNT 可读写的16位定时器比较器TxCMPR 可读写的16位定时器周期寄存器TxPR 可读写的16位定时器控制寄存器TxCON 定时器时钟可选择内部时钟或外部时钟 四个可屏蔽中断：下溢、上溢、定时器比较、周期性中断 可选择方向或增/减计数方式的输入引脚TDIRx,事件管理器A功能,2.2 TMS320F2812的硬件结构,事件管理器（续） 通用定时器的寄存器 定时器计数寄存器TxCNT(x=1, 2, 3, 4): 用来保存对应的定时器当前的值 定时器比较寄存器TxCMPR(x=1, 2, 3, 4):

39、用来保存对应定时器当前的比较值,2.2 TMS320F2812的硬件结构,事件管理器（续） 通用定时器的寄存器（续） 定时器周期寄存器TxPR(x=1, 2, 3, 4): 用来设置对应的定时器的周期值 定时器控制寄存器TxCON(x=1, 2, 3, 4) 通用定时控制寄存器GPTCONA和GPTCONB。,2.2 TMS320F2812的硬件结构,事件管理器（续） 通用定时器的寄存器（续） EVA的寄存器组地址开始于7400H EVB的寄存器组地址开始于7500H,2.2 TMS320F2812的硬件结构,事件管理器（续）,定时器控制寄存器TxCON位定义,定时器控制寄存器TxCON位名称

40、及功能,定时器控制寄存器TxCON位名称及功能,定时器控制寄存器TxCON位名称及功能,定时器连续递增计数模式,定时器定向增减计数模式,定时器连续递增/递减计数模式,通用定时控制寄存器位定义,通用定时控制寄存器GPTCONA位名称及功能,通用定时控制寄存器GPTCONA位名称及功能（续）,2.2 TMS320F2812的硬件结构,事件管理器（续） PWM 电路 每个事件管理器可同时产生8路PWM (Pulse Width Modulation) 信号 3个比较单元可产生3对互补的PWM信号 两个通用定时器产生两路PWM信号,2.2 TMS320F2812的硬件结构,事件管理器模块功能,2.2

41、TMS320F2812的硬件结构,PWM 波形的产生,T1CNT T1CMPR,2.2 TMS320F2812的硬件结构,事件管理器（续） PWM 电路,相关控制寄存器,比较控制寄存器COMCONA和COMCONB 比较方式控制寄存器ACTRA和ACTRB 死区控制寄存器DBTCONA和DBTCONB,比较控制寄存器位定义,比较控制寄存器COMCONA位名称及功能,比较控制寄存器COMCONA位名称及功能（续）,比较方式控制寄存器位定义,比较方式控制寄存器COMCONA位名称及功能,比较方式控制寄存器COMCONA位名称及功能,死区控制寄存器位定义,死区定时器周期,死区定时器预定标,死区定时器

42、周期3/2/1使能,2.2 TMS320F2812的硬件结构,事件管理器（续） 比较单元 主要用来生成PWM波形。 每个比较单元可生成 一对（两路）互补的PWM波形。,2.2 TMS320F2812的硬件结构,事件管理器（续） 正交解码电路(QEP) 对引脚CAP1/QEP1和CAP2/QEP2上的正交编码脉冲进行解码和计数 直接对光电码盘的二路正交编码脉冲进行鉴相和4倍频,2.2 TMS320F2812的硬件结构,事件管理器（续） 捕获单元 EVA和EVB各有3个相同的捕获单元 EVA的CAP1、CAP2、CAP3 EVB的CAP4、CAP5、CAP6 每个捕获单元有一个捕获引脚 用于捕获输

43、入引脚上信号的跳变,2.2 TMS320F2812的硬件结构,事件管理器（续） 捕获单元 EVA中的每个捕获单元都能选择定时器1或定时器2作为自己的时基 CAP1和CAP2须选择相同的定时器作为自己的时基，CAP3可根据需求选择 输入信号应至少保持两个时钟周期,2.2 TMS320F2812的硬件结构,事件管理器（续） 捕获单元的捕获过程 每个捕获单元都有一个专用的二级深度的FIFO堆栈 顶层堆栈：由CAPFIFO1、 CAPFIFO2和 CAPFIFO3组成 底层堆栈：由CAP1FBOT、 CAP2FBOT和CAP3FBOT组成,2.2 TMS320F2812的硬件结构,事件管理器（续） 捕

44、获单元的捕获过程（续） 顶层寄存器是只读寄存器，通常存储捕获单元捕捉到的旧值 当FIFO堆栈顶层寄存器的旧值被读取后，堆栈底层寄存器中的值会被推入顶层寄存器,2.2 TMS320F2812的硬件结构,事件管理器（续） 捕获单元的捕获过程（续） 以CAP1为例，第一次捕捉 堆栈先均为空 当CAP1捕捉到变化时，捕捉T1CNT中的值CAPFIFO1 捕捉FIFO状态寄存器CAPFIFOA中的CAP1FIFO状态位变为01,2.2 TMS320F2812的硬件结构,事件管理器（续） 捕获单元的捕获过程（续） 第二次捕捉 新的捕捉值CAP1FBOT CAPFIFOA中的CAP1FIFO状态位变为10，

45、表示堆栈中有两个数据,2.2 TMS320F2812的硬件结构,事件管理器（续） 捕获单元的捕获过程（续） 第三次捕捉 如FIFO堆栈中已存了两个值，这时顶层寄存器的值会丢失，底层寄存器的值会被推入顶层寄存器 新捕捉值底层寄存器,2.2 TMS320F2812的硬件结构,事件管理器（续） 捕获单元有关的寄存器 捕捉单元控制CAPCONA和CAPCONB 捕捉单元FIFO状态寄存器,2.2 TMS320F2812的硬件结构,eCAN总线模块 CAN总线概述 CAN：Controller Area Network 80年代由德国Bosch公司最先提出，最初应用在汽车工业中 1993年CAN 成为国

46、际标准ISO11898(高速应用)和ISO11519（低速应用）,2.2 TMS320F2812的硬件结构,eCAN总线模块（续） CAN总线概述（续） 从CAN 1.0 发展为兼容CAN 1.2 的CAN2.0 (CAN2.0A为标准格式，CAN2.0B为扩展格式) 与一般的通信总线相比，具有突出的可靠性、实时性和灵活性,2.2 TMS320F2812的硬件结构,eCAN总线模块（续） CAN总线概述（续） 在汽车领域应用最为广泛 目前不仅局限于汽车行业，在自动控制、航空航天、航海、机械工业、纺织机械、机器人、数控机床、医疗器械及传感器等领域中也得到广泛应用,2.2 TMS320F2812的

47、硬件结构,eCAN总线模块 CAN总线的工作原理 CAN总线主要用于多结点的网络通信 CAN总线标准包括物理层和数据链路层，链路层定义了不同的信息类型、总线访问的仲裁规则及故障检测与故障处理的方式,2.2 TMS320F2812的硬件结构,eCAN总线模块 CAN总线的工作原理（续） 当CAN 总线上一个节点发送数据时，它以报文形式广播给网络中所有节点 这时，网上的其它节点处于接收状态，对接收到的报文进行检测，判断这些报文是否是发给自己的,2.2 TMS320F2812的硬件结构,eCAN总线模块 CAN总线的工作原理（续） 由CAN协议核（CAN Protocol Kernel, CPK）完

48、成数据的收发 由于CAN总线是一种面向内容的编址方案，因此很容易建立高水准的控制系统并灵活地进行配置,2.2 TMS320F2812的硬件结构,eCAN总线模块 CAN总线的特点 多主机方式工作 网络上的节点（信息）可分成不同的优先级，可以满足不同的实时要求 采用非破坏性位仲裁总线结构机制，当同时发送时，优先级高节点先发送,2.2 TMS320F2812的硬件结构,eCAN总线模块 CAN总线的特点（续） 可以点对点、一点对多点（成组）及全局广播几种传送方式发送数据 直接通信距离最远可达6km 通信速率最高可达1MB/s 节点数实际可达110个,2.2 TMS320F2812的硬件结构,eCA

49、N总线模块 CAN总线的特点（续） 采用短帧结构，每帧有效字节数为8个 每帧信息都有CRC校验及其它检错措施，数据出错率极低 通信介质：双绞线，同轴电缆和光纤,2.2 TMS320F2812的硬件结构,eCAN总线模块 CAN总线的特点（续） 节点在错误严重的情况下，具有自动关闭总线的功能，切断它与总线的联系，以使总线上的其他操作不受影响,2.2 TMS320F2812的硬件结构,eCAN总线模块 CAN总线的帧的格式,帧格式,数据帧：携带从发送器至接收器的数据。 远程帧：由总线单元发出，请求发送具有相同标识符的数据帧 错误帧：总线上检测到错误时的发送帧 过载帧：相邻帧和远程帧之间增加的额外延时,2.2 TMS320F2812的硬件结构,eCAN总线模块 CAN总线的帧的格式 标识符：标准帧11位，扩展帧 29位,2.2 TMS320F2812的硬件结构,eCAN总线模块 eCAN总线的特点 与CAN2.0B标准