数字电路课件.ppt

《数字电路课件.ppt》由会员分享，可在线阅读，更多相关《数字电路课件.ppt（82页珍藏版）》请在三一文库上搜索。

1、,数字电路与逻辑设计,第六章 时序逻辑电路,西安邮电学院“校级优秀课程”,第六章 时序逻辑电路,目的与要求： 1.掌握时序逻辑电路的定义、特点 2.掌握时序逻辑电路的分析方法 3.掌握时序逻辑电路的设计方法,重点与难点： 1.中、小规模时序逻辑电路的分析 2.中、小规模时序逻辑电路的设计,第六章 时序逻辑电路,6.1时序电路概述,6.2时序逻辑电路的分析,6.4计数器,6.5采用中规模集成器件设计任意进制计数器,6.3寄存器、移位寄存器,6.6采用小规模集成器件设计计数器,6.1 时序电路概述,6.1.1 时序电路的特点,一、典型时序电路由两部分组成：组合逻辑电路、存储电路。,1、有存储电路

2、（触发器或者带反馈的组合电路）,2、有反馈支路,组合电路的输出反馈到存储电路的输入端，存储电路的输出反馈到组合电路的输入端，与输入信号一起共同决定组合电路的输出。,二、 时序电路特点：,6.1.2 时序电路的分类,一、按照存储单元的状态改变是否在统一的时钟脉冲控制下同时发生分为： 同步时序电路和异步时序电路。,二、按照输出信号的特点又分为： 米里（Mealy）型时序电路和摩尔(Moore)型时序电路。 米里型时序电路的输出函数为 Z= F（X，Q），即某时刻的输出决定于该时刻的外部输入X和内部状态Q 摩尔型时序电路的输出函数为 Z = F（Q），即输出信号仅仅取决于存储电路的状态，而和该时刻的

3、外部输入信号无关,同步时序电路,异步时序电路,存储电路的状态转换是在统一时钟控制下同步进行的,没有统一时钟，存储电路状态变化不是同时发生的,6.1 时序电路概述,6.2 时序逻辑电路的分析,6.2 时序逻辑电路的分析,将激励函数代入JK触发器的特征方程,3） 由电路图直接写出输出方程：,一、由逻辑图写出电路的激励函数、状态方程和输出方程,得出电路状态方程：,例1：分析下图所示的时序电路。,1）写出激励函数，也就是所有J-K的表达式。,2）写出状态转移方程,二、功能描述,1、状态转移表,方法：由状态方程、输出方程求次态和输出,偏离状态,2、状态转换图,001,011,010,000,110,10

4、1,111,/0,/0,/0,/0,/0,/1,/1,100,/0,/Z,现态Q3Q2Q1为000，在CP的作用下次态Q3n+1Q2n+1Q2n+1001，输出为Z=1,根据状态表或状态图，可画出在CP脉冲作用下电路的时序图。,3、时序波形图,时序图反映了时序电路在给定初始状态下,对给定输入序列的响应。,画时序图的目的：时序图可以形象地说明时序电路的工作情况。便于和实验结果相比较。,由状态转移表或状态转移图可以分析该电路的功能： 在 6 个状态之间循环往复 输出 Z 在每一循环结束时，输出一次 1 。 有两个状态游离于循环之外，如果误入这两个状态可以自动返回主循环。（游离于主循环的状态称为偏离

5、状态，进入任一偏离状态都可返回主循环时，称该电路具有自启动特。）,4、功能分析：,电路对时钟信号进行计数。每经过6个时钟脉冲，电路输出一个脉冲。所以是具有自启动功能的6进制计数器，Z输出是进位脉冲。,电路为异步时序电路，电路没有单独的输入（CP除外），为摩尔型时序电路。,（1）各级触发器的激励函数和时钟为：,解：,例2：分析图示的时序电路,（2）各级触发器的状态转移方程为：,（3）列出状态转移表,（6）电路功能,由状态图可以看出，在时钟脉冲CP的作用下，电路的8个状态按递减规律循环变化，即： 000111110101100011010001000 电路具有递减计数功能，是一个3位二进制异步减法

6、计数器。,（4）画状态转移图,（5）画出工作波形图,6.3 寄存器、移位寄存器,作用：寄存器是数字系统中用来存储代码或数据的逻辑部件 功能：保存数码接收、寄存、清除；读出数码 实现：主体是触发器且以D触发器居多 一个触发器只能存储1位二进制代码，存储 n 位二进制代码的寄存器需要用 n 个触发器组成，所以寄存器实际上是若干触发器的集合。 按功能划分，寄存器可分为： 数码寄存器 移位寄存器,6.3.1 数码寄存器,1D CI,DI,存数指令,Q,Q,数码寄存器是能够存放二进制数码的电路。由于触发器具有记忆功能，因此可以作为数码寄存器。 由D触发器实现寄存一位数码的寄存单元如下图。 工作原理： 若

7、DI=0，在存数指令的作用下，Qn+1 =0 若DI=1，在存数指令的作用下，Qn+1 =1,6.3.1 数码寄存器,在存数指令的作用下，将输入信号的数码DI存入到D触发器中。 寄存器只用来存放数码，一般仅具有接收数码，保持并清除原有数码等功能，电路结构和工作原理都比较简单。 一个多位的数码寄存器，可以看作是多个触发器的并行使用。,4位数码寄存器,在CP的上升沿，将输入并行四位数码D1 D2 D3 D4存入到4级D触发器中。,6.3.2 移位寄存器,移位寄存器是一个同步时序电路。除具有存放数 码的功能外，还具有将数码移位的功能，即在时钟CP 作用下，能够把寄存器中存放的数码依次左移或右移。,并

8、入串出多位数据共信道传输,串入并出共信道传输数据接收,串入串出数字延迟,并入并出数据寄存,移位寄存器的功能,一、 4位左移的移位寄存器 由图可见： Q1n+1=VI， Q2n+1=Q1n Q3n+1=Q2n， Q4n+1=Q3n,1D 4 CI,1D 4 CI,1D 4 CI,1D 4 CI,Q4,Q3,Q2,Q1,输入 VI,CP,实现了数码在移存脉冲作用下，向左依位移存。 同理可构成右移移位寄存器。,1011,1,1,1,1,0,0,1,0,1,1,6.3.2 移位寄存器,6.3.2 移位寄存器,二、 4位右移移位寄存器,在CP的上升沿，将数据向右移位。,6.3.2 移位寄存器,三、双向移

9、位寄存器:同时具有左移和右移的功能，是左移还是右移取决于控制信号M,电路的状态转移方程,M=1时，完成右移功能 M=0时，完成左移功能,6.3.3 集成移位寄存器,一、四位集成移位寄存器74195,74195功能表,1)七位串行并行转换器,一、四位集成移位寄存器74195,串入的数据为1011011，转换波形,一、四位集成移位寄存器74195,2）七位并行串行转换器,一、四位集成移位寄存器74195,并入的数据为1011011（Q1Q7），转换波形,一、四位集成移位寄存器74195,6.3.3 集成移位寄存器,二、四位双向集成移位寄存器74194,实现数码串、并行转换,一）七位数码串入并出转换

10、电路,二、四位双向集成移位寄存器74194,二）七位数码并入串出转换电路,实现数码并、串行转换,二、四位双向集成移位寄存器74194,三、集成移位寄存器构成的移位型计数器,1. 环形计数器,环形计数器的特点： 电路简单，N位移位寄存器可以计N个数，实现模N计数器。状态为1的输出端的序号等于计数脉冲的个数，通常不需要译码电路。,1. 环形计数器,三、集成移位寄存器构成的移位型计数器,1、 环形计数器,1.电路除了有效计数循环外，还有五个无效循环； 2.不能自启动; 3. 工作时首先在SH/LD加启动信号进行预置.,注意,连接方法： 将移位寄存器的最后一级输出Q反馈到第一级的、/K输入端； 判断触

11、发器个数n ： 计数器的模为(n为所需移位寄存器的位数),三、集成移位寄存器构成的移位型计数器,2扭环形计数器,为了增加有效计数状态，扩大计数器的模，可用扭环形计数器。,一般来说，N位移位寄存器可以组成模2N的扭环形计数器，只需将末级输出反相后，接到串行输入端。,三、集成移位寄存器构成的移位型计数器,1. 电路除了有效计数循环外，还有一个无效循环; 2. 不能自启动; 3. 工作时首先在R加启动信号进行清零.,注意,2、 扭环形计数器, 连接方法： 将移位寄存器的最后一级输出Q经反相器后反馈到第一级的、K输入端; 判断触发器个数n ： 计数器的模为2n (n为移位寄存器的位数),三、集成移位寄

12、存器构成的移位型计数器,3移位计数器的设计,移位计数器必定存在非工作循环,无论环形或扭环形移位计数器，自启动电路设计均只改变第一级输入端,移位计数器的设计主要是自启动设计：选定工作循环并使移位计数器自动工作于工作循环中,可以选择的自启动方案分别是：,三、集成移位寄存器构成的移位型计数器,例：应用74195实现模12同步计数,小结：用74195构成其余不同模值时，结构不变，只需改变并行输入数据即可。,三、集成移位寄存器构成的移位型计数器,例：应用移位寄存器和译码器可以构成程序计数分频器,三、集成移位寄存器构成的移位型计数器,用来计算输入脉冲数目的时序逻辑电路。它是用电路的不同状态来表示输入脉冲的

13、个数。,计数器,计数器的模,计数器所能计算的脉冲数目的最大值 （即电路所能表示状态数目的最大值）,电路作用：分频、定时、产生脉冲序列、数字运算等,计数器的概述,6.4 计数器,a 根据脉冲引入方式： 同步计数器 异步计数器 加法计数器 b 根据数字增减： 减法计数器 可逆计数器 二进制计数器 c 按计数进制来分类： 十进制计数器 任意进制计数器 可变进制计数器 d 按集成度来分类： 小规模计数器：触发器和门电路 中规模计数器：集成器件,计数器的分类:,6.4.1.1 同步二进制计数器,（1）、同步二进制加法计数器,分析图示电路的逻辑功能, 根据电路图写出触发器激励函数及电路输出Z。,J1=K1

14、=1,J2=K2=Q1n,J3=K3=Q2nQ1n,Z=Q3nQ2nQ1n, 写出状态转移方程,6.4.1同步计数器,Z=Q3nQ2nQ1n,画状态转移图,000,001,010,011,101,111,110,100,/0,/0,/0,/0,/0,/0,/0,/1,Q3Q2Q1,/ Z, 列出电路状态转移表,功能描述：,从状态转移图可以看出，在多级触发器为初始状态为0的情况下：,（a）每来一个CP（计数脉冲）计数器状态改变一次000001111共有八个独立状态称为M8计数（或三位二进制同步计数）。,（b）计数器从000开始计数，计数器的不同状态表示已经输入到触发器中计数脉冲（CP)个数。,画

15、工作波形,000,001,010,011,101,111,110,100,/0,/0,/0,/0,/0,/0,/0,/1,Q3Q2Q1,/ Z,可以看出输出Z的周期为时钟CP的周期的8倍，即fZ=1/8fCP 输出Z是时钟CP的8分频。,（c）由于没有无效状态，电路能自启动。,推广到n位二进制同步加法计数器,驱动方程,输出方程, n位同步二进制加法计数器电路规律：,需要N个触发器，每个触发器为JK触发器； 若构成加法计数器，则要求：,每个触发器为T触发器，则要求：,= T1,= T2,= T3,= Tn,（2）同步二进制减法计数器, 根据电路图写出触发器激励函数及电路输出Z。,写出状态转移方程

16、，即为J-K触发器的特征方程。,1,0,0,0,0,0,0,0,0,0,0,0,1,1,1,1,1,1,1,1,0,0,0,0,0,0,1,1,0,0,1,1,画状态转移图,000,111,110,101,011,001,010,100,/1,/0,/0,/0,/0,/0,/0,/0,Q3Q2Q1,/ Z, 列出电路状态转移表,000,111,110,101,011,001,010,100,/1,/0,/0,/0,/0,/0,/0,/0,Q3Q2Q1,/ Z,功能描述：,每来一个CP（计数脉冲）计数器状态改变一次，000111001共有八个独立状态称为3位二进制减法计数器（ M8计数器）。,画

17、工作波形,可以看出输出Z是时钟CP的8分频。,推广到n位二进制同步减法计数器,驱动方程,输出方程, n位同步二进制减法计数器电路规律：,6.4.1.2 同步二十进制计数器,同步二十进制加法计数器电路,输出方程：,列出电路状态转移表,同步二十进制加法计数器电路,画出状态转换图,0000,0100,0001,0010,0011,0101,0111,1000,1001,0110,/0,/0,/0,/0,/0,/0,/0,/0,/1,/0,4级触发器共有16种状态组合，除10种有效状态外，还有1010，1011，1100，1101，1110，1111六种无效状态（偏离状态）。,同步二十进制加法计数器电

18、路,输出,次态,现态,1,1,1,0,1,1,1,0,1,0,0,1,1,1,0,0,1,0,Z,Q2+1,Q3n+1,Q4n+1,Q1,Q2,Q3,0,1,0,1,0,1,0,0,0,1,0,1,0,1,1,1,1,0,0,1,0,1,0,1,Q4,1,1,1,1,1,1,Q1n+1,0,0,0,1,1,1,偏移状态转移表,将无效状态10101111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态。,4级触发器共有16种状态组合，除10种有效状态外，还有1010，1011，1100，1101，1110，1111六种无效状态（偏离状态）。,同步二十进制加法计数器电路,画出状态

19、转换图,0000,0100,0001,0010,0011,0101,0111,1000,1001,0110,1011,1010,1101,1100,1111,1110,/0,/0,/0,/0,/0,/0,/0,/0,/1,/0,/0,/1,/1,/0,/0,/1,检查自启动特性后发现，若计数器受到某种干扰，错误地进入到偏离状态后，在经过一个或n个计数脉冲作用后，能自动转入到有效序列，具有自启动特性。,将无效状态10101111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态。,4级触发器共有16种状态组合，除10种有效状态外，还有1010，1011，1100，1101，111

20、0，1111六种无效状态（偏离状态）。,同步二十进制加法计数器电路,十进制计数器波形图,Z,Q4,Q3,Q2,Q1,CP,Z信号也可看成是CP信号的十分频,即 10 fz=fcp 因此，模10计数器可以看作是十分频器。 各种模值m的计数器均可以看作为m分频器 。,6.4.1.3 同步十进制可逆计数器,电路的激励方程和输出方程为,同步十进制可逆计数器状态图,6.4.1.3 同步十进制可逆计数器,集成同步十进制计数器有： 同步十进制计数器（异步清除）54/74LS160 同步十进制计数器（同步清除）54/74LS162,集成同步二进制计数器： 四位同步二进制加法计数器（异步清除）54/74LS16

21、1 四位二进制加法计数器（同步清除） 54/74LS163,可逆同步二进制计数器： 四位同步二进制加/减计数器54/74LS191 双时钟四位二进制同步加/减计数器54/74LS193,6.4.1.3 集成同步计数器,一、4位二进制同步加法计数器74161,逻辑符号,异步清零端,置数控制端,计数控制端,CO 进位输出端,D3D0数据输入端,Q3Q0数据输出端,功能表,异步清零（与CP无关）,计数：CTT、CTP只要有一个是0，停止计数,同步并行置数（在CP上升沿时）,CP 计数脉冲输入端,CTT=0时,CO= 0,CTT=1时,CO=Q0Q1Q2Q3,Q3Q2Q1Q0(CP) Q3Q2Q1Q0

22、 1,74161状态转移图,Q0,Q1,Q2,Q3,CO,CP,74161时序图,Q0是CP信号的二分频; Q1是CP信号的四分频; Q2是CP信号的八分频; Q3是CP信号的十六分频,74161时序图,二、十进制同步加法计数器74160,74160的状态转移图,三 、四位二进制同步计数器74163,74163功能表,（2）置数，计数，保持等功能与74161相同,（3）清零功能与74161不同采用同步清零方式。当CR=0时，只有当CP的上升沿来到时, 输出QDQCQBQA 才被全部清零。,（1）外引线排列和74161相同,四 、十进制同步计数器74162,74162功能表,置数，计数，保持等功

23、能与74160相同,清零功能与74160不同采用同步清零方式。当CR=0时，只有当CP的上升沿来到时, 输出QDQCQBQA 才被全部清零。,集成加法同步计数器逻辑功能比较,74163,异步清零 同步预置 保持 计数(16进制),74161,同步清零 同步预置 保持 计数(16进制),74160,74162,异步清零 同步预置 保持 计数(10进制),同步清零 同步预置 保持 计数(10进制),异步清零：,异步预置数：,同步加计数：,同步减计数：,CR =1,CR =0, LD=0,0 1 1 1 X X X X 保 持,五、双时钟4位二进制同步可逆计数器 74LS193,74LS193时序图

24、,七、4位二进制同步可逆计数器74191,八、集成同步计数器的级联,1、异步级联： 异步级联是用前级计数器的输出作为后一级计数器的时钟信号。 前级计数器的输出可以是触发器的输出，也可以是前级计数器的进位输出。 异步级联具有异步计数器的缺点： 延迟比较大。对于异步计数器，以及没有计数控制端的同步计数器，只能采用异步级联,2、同步级联 是将外部时钟同时连接到各片计数器的时钟输入端，使得各级计数器可以同步地工作。,1片74LS161只能构成模16计数器，模256 = 1616，所以可用两片74LS161实现。两片均接成模16计数器并将两片级联起来，让两个芯片协同工作即可构成模256计数器,片与片之间

25、的连接方式：,同步级联：低位片的进位信号（CO）作为高位片的使能 信号 （并行进位）,异步级联：低位片的进位信号（CO）作为高位片的时钟 脉冲（串行进位）,八、集成同步计数器的级联,例1：用74161组成模256计数器。,N = 1616=256,计数状态 : 0000 0000 1111 1111,异步级联 串行进位,CP,1 1 1 1,+ 0 0 0 1,同步级联 并行进位,例1：用74161组成模256计数器电路图,同步级联,计数状态 : 0000 0000 0000 1111 1111 1111,N = 161616=4096,例2. 74161构成的12位二进制同步计数器,6.4.

26、2 异步计数器,1异步二进制计数器,电路为3位异步二进制加法计数器。触发器1的时钟是输入计数脉冲CP，触发器2的时钟是Q1，触发器3的时钟是Q2。,各级触发器的激励函数为：T11，T21 ，T31,各级触发器的状态转移方程为：,由状态转移方程列出状态转移表,根据状态转移表画出状态转移图,1二进制异步计数器 （1）二进制异步加法计数器（4位）,工作原理： 4个JK触发器都接成T触发器。,每当Q2由1变0，FF3向相反的状态翻转一次。,每来一个CP的下降沿时，FF0向相反的状态翻转一次；,每当Q0由1变0，FF1向相反的状态翻转一次；,每当Q1由1变0，FF2向相反的状态翻转一次；,由时序图可以看

27、出，Q0、Ql、Q2、Q3的周期分别是计数脉冲(CP)周期的2倍、4倍、8倍、16倍，因而计数器也可作为分频器。,电路的时序波形图和状态图,（2）二进制异步减法计数器,用4个上升沿触发的D触发器组成的4位异步二进制减法计数器。,工作原理：D触发器也都接成T触发器。 由于是上升沿触发，则应将低位触发器的Q端与相邻高位触发器的时钟脉冲输入端相连，即从Q端取借位信号。 它也同样具有分频作用。,二进制异步减法计数器的时序波形图和状态图,在异步计数器中，高位触发器的状态翻转必须在相邻触发器产生进位信号 （加计数）或借位信号（减计数）之后才能实现，所以工作速度较低。 为了提高计数速度，可采用同步计数器。,2. 集成的异步加法二五十进制计数器74290,二进制计数器的时钟输入端为CP1，输出端为QA； 五进制计数器的时钟输入端为CP2，输出端为QB、QC、QD。,74290包含一个独立的1位二进制计数器和一个独立的异步五进制计数器。,74290的时钟端采取不同的接法，可以构成不同模值的计数器,