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1、FPGA学习系列：7. 串并转换设计背景：Verilog语法中很多情况都用到了串并转化的思想，旨在与提升运算和芯片运行的速度，串行转并行已经成为设计中不可缺少的一种思维。设计原理:本次的设计主设计一个8位的串并转化，意思就是当输入8个数据的时候，我们把这8个串行数据转化为8位的并行数据然后输出出来。也就是需要一个8位的寄存器，来一个数据存到对应的位上，然后输出出来就完成了本次设计。设计架构图:设计代码:设计模块0modulestudy(clk,rst_n,data,data_out);/端口列表12 inputclk,rst_n;/时钟，复位输入3 inputdata;/输入数据45 outp
2、utreg7:0data_out;67 reg3:0count;8 reg7:0temp;910 always(posedgeclk)/时序逻辑11 if(!rst_n)12 begin13 data_out 14 temp 15 count 16 end17 elseif(count 18 begin19 temp 20 count 21 end22 else23 begin24 data_out 25 end2627endmodule测试模块0timescale1ns/1ps/时标12moduletb();34 regclk,rst_n;5 regdata;67 wire7:0data_o
3、ut;89 study study_dut(/设计例化10 .clk(clk),11 .rst_n(rst_n),12 .data(data),13 .data_out(data_out)14 );1516 initialbegin17 clk =1;18 rst_n =0;/复位19 data =0;20 #200rst_n =1;/不复位 21 data =1;/模拟数据输入22 #20data =0;23 #20data =1;24 #20data =0;2526 #20data =0;27 #20data =1;28 #20data =0;29 #20data =1;3031 #200$stop;32 end3334 always#10clk =clk;/模拟晶振时钟3536endmodule仿真图:在测试中模拟数据输入时1010 0101，然后输出是一个并行数据，那么通过看仿真时序，清楚的看到输出是8位的并行数据，本次设计正确.同样大家可以自己推理设计出并转串的逻辑电路来。