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1、基于FPGA系统的新一代低噪声DC/DC转换器降噪设计为了提高转换效率，FPGA 系统的设计人员正在放弃使用线性调节器，转而采用开关式 DC/DC转换器。虽然开关式DC/DC 转换器可以显著提高效率，但设计复杂性也会相应提高，同时还会增加器件数量和封装尺寸。对于高速 I/O 而言，最重要的问题在于开关式 DC/DC 转换器可能会引入噪声。名为 PowerSoC 的新型 DC/DC 转换器能够最大程度地降低各种噪声成分，而且其对高速 I/O 的供电性能可以比肩甚至超越线性调节器。PowerSoC 由 Enpirion 公司于 2004 年推出，它将整个DC/DC 转换器集成到单个 IC 封装中，
2、其中包括控制器、门驱动器、MOSFET 开关、高频去耦以及最重要的电感器。大多数PowerSoC 只需要输入和输出滤波电容器，因此整个解决方案既简单又小巧。这种结构非常简单的同步开关式DC/DC 转换器由一对 MOSFET 开关、一个电感器和输入、输出滤波电容器组成。图 1 显示的是处于开关周期中的转换器及其相关的直流 （DC） 和交流 （AC） 路径。当 SW1 闭合（SW2开放），来自电源的电流经电感器流到负载，同时输入和输出滤波电容器对高频交流电流进行分流。当SW2 闭合（SW1 开放），存储在电感器中的能量在开关周期的后半程为负载继续提供电流。开关的开闭和高频 AC电流的流动会产生噪声
3、。噪声和降噪策略步降 DC/DC 转换器首先高效地将直流电压转换为交流电压，然后用滤波器将其转变成伪直流电压。这一过程会产生四种类型的噪声：转换器直流输出上的纹波噪声、转换器输入电源上的纹波噪声、辐射电磁噪声、传导电磁噪声。每种无源电气器件除了自身的基本特性（电阻、电容、电感）以外，都有另外两种寄生特性：比如对电容而言，就有等效串联电阻 （ESR） 和等效串联电感 （ESR）；对电阻而言，则有等效串联电感和等效并联电容。输出纹波是开关产生的高频脉动直流经过输出电容滤波后的副产物。图 2 显示了输出滤波电容器的小信号模型以及模型中每个元素对输出纹波波形所起的作用。请注意，输出滤波电容器的 ESL
4、 与 PCB 回流路径走线的寄生电感和转换器的内部寄生电感相结合，就构成了输出滤波器环路的总 ESL。该 ESL 通过感应振铃引起大量高频尖峰。大多数 DC/DC 转换器供应商的产品说明书会提供低通滤波纹波波形，但一般无法可靠反应出给定应用PCB 板上测得的真实纹波情况。要从根本上降低输出纹波，您可降低纹波电流， 也可以降低电容的ESR 和 ESL 以及 PCB 走线的 ESL。提升开关频率可降低给定电感值下的纹波电流，并允许采用尺寸更小的低ESR/ESL 陶瓷电容。但是，开关频率升高会增大 MOSFET 开关的开关损耗，并给效率造成不利影响。就如将电阻并联可以降低总电阻一样， 将多个电容器并
5、联可以降低ESR/ESL。但是增加电容器的数量会增加 PCB 上的 ESL，同时还会增加转换器占用的 PCB 空间。采用较小的滤波器组件（电感和电容）缩短 PCB 的长度可以起到控制PCB ESL 的作用。但遗憾的是，较小的电感通常会在不增加开关频率的情况下增大纹波电流。另一种方法是使用二级滤波，比如在 DC/DC 输出滤波器和目标负载之间放置铁氧体磁珠和电容。这种方法的缺陷在于更多的有损元件会影响调节性能并导致效率降低。输入电压纹波随着 SW1 MOSFET 的开闭，来自电源 （VIN） 的电流会以接近矩形脉冲的波形流出。起伏时间非常短，仅为几纳秒。与输出滤波器电容 ESR 和 ESL以及
6、PCB 走线 ESL 生成输出纹波的方式非常类似，输入滤波器电容的ESR 和 ESL 以及电源 PCB 走线的ESL 也会产生输入纹波。但是，输入电流纹波的幅度却要大得多，且电流随时间变化也非常大（di/dt）。因此PCB 电感的影响会更加明显，且输入滤波器电容必须能够承受更大的RMS 电流。这种高速开关的大电流也是传导和辐射电磁噪声 （EMI） 的主要来源。与输出滤波器电容相似，采用较高的开关频率允许使用尺寸更小、ESR/ESL 更低的陶瓷输入滤波器电容。但同样需要注意开关损耗增大的问题。降低开关损耗的策略之一是最大限度地减小输入滤波器回路的寄生电感。实现的主要方法是让滤波电容器尽量贴近 D
7、C/DC 转换器，并让 PCB走线尽量短而宽。您应避免将输入滤波电容器放置在 PCB 板的另一面，再用过孔将其与 DC/DC 转换器相连。这样会在电流环中产生大量电感。发射电磁噪声发射电磁噪声由输入交流电流环中高速开关的大电流产生。回忆一下您所学过的电磁场课程，环形天线的辐射效率就是环半径与辐射波长的函数。这个等式用于计算出半径为 r 的环形天线在波长为 时的辐射功率；其中 为自由空间常数。请注意等式中环半径 r8 和波长 4 的关系。因此，如果提高频率允许使用较小的组件进而降低输入电流环的半径，那么这样做的优势还是很明显的。降低发射电磁噪声 的最佳策略是缩小输入交流环的半径。您可以通过提升开
8、关频率从而使用较小尺寸的陶瓷滤波电容器来做到这点。在这里同样需要注意由开关频率升高而带来的开关损耗增大问题。传导电磁噪声传导电磁噪声 有两个主要来源：首先是来自输入电压轨的高速开关输入电流，它可同时产生电源纹波（差分模式）EMI 和地弹（共模）EMI；另一个主要来源则是电感器磁通泄漏到电路板 PCB 走线上造成的耦合。在这里，首选缓解策略是正确选择输入滤波电容器的尺寸，以提供高频交流电流或对高频交流电流进行滤波，从而尽量减小供电轨上的电流。另外，应尽量减小输入交流电流环路的寄生电感和 ESL。实现方法是尽量提高开关频率，以便使用低 ESL的陶瓷电容器。这样做可以缩小环路半径。同样，采用更高频率
9、会造成开关损耗增大。再有，应尽量缩短并加宽输入滤波电容器的 PCB 走线，从而降低走线电感。最后，使用带屏蔽的电感器降低磁通泄漏。利用 POWERSOC 降低噪声在生产 PowerSoC 器件的时候，Enpirion 使用专门的深亚微米高频LDMOS 工艺不仅实现了低开关损耗，而且实现了控制、驱动和开关元件的完全集成。低开关损耗使高开关频率（一般为 5MHz）的使用成为可能。高密度、高磁导率、小尺寸的磁性材料能以低直流阻抗实现极低的交流损耗。这种磁性材料和磁结构具有自屏蔽特性，可降低磁通泄漏。在高开关频率下可使用物理尺寸很小的电感器以及较小的输入和输出滤波电容器。这样就可以实现极小的输入和输出
10、交流环路，降低纹波和 EMI。在封装布局上，采用了可以进一步缩小输入和输出交流滤波器环路的设计，从而最大程度地降低了发射电磁噪声、传导电磁噪声 和纹波。封装设计还采用 RF 技术来最大程度地降低内部线路元件的寄生阻抗，从而将高频交流电流约束在封装内部。我们为赛灵思 Virtex-5 开发板设计和制作了一个子卡。我们使用Enpirion 设备为开发板供电，并分别测量线性调节器、有二级滤波 PowerSoC和没有二级滤波 PowerSoC 三种转换方案的抖动情况。PowerSoC 在有二级滤波和没有二级滤波情况下的抖动分别为 77.2 和 78.3 皮秒。线性调节器的抖动为 78 皮秒。很明显，Powe rSoC 是面向FPGA 设计人员的又一款功能强大的新工具。在从线性调节器电压转换器向更高效的开关式转换器过渡的过程中， 采用这种器件能够避免很多问题。PowerSoC 不仅具备线性调节器的小尺寸和易于设计的优势，而且具有开关式转换器的高效率特点，同时又可避免分立转换器在噪声和复杂性方面的不足。