〔大学论文〕低频数字相位测量仪（含word文档） .pdf

《〔大学论文〕低频数字相位测量仪（含word文档） .pdf》由会员分享，可在线阅读，更多相关《〔大学论文〕低频数字相位测量仪（含word文档） .pdf（73页珍藏版）》请在三一文库上搜索。

1、摘要 I 低频数字相位测量仪低频数字相位测量仪低频数字相位测量仪低频数字相位测量仪 摘要 设计了一个基于现场可编程门阵列（FPGA）和 AT89S51 单片机相结合的低频数字相位测 量仪。本系统可分为三大基本组成部分：数据测量电路、数据运算控制电路和数据显示电路。 FPGA 数据测量电路的功能就是实现将待测正弦信号的周期、相位差转变为 19 位的数字量。 单片机数据运算控制电路的功能就是负责读取 FPGA 测量到的数据，并根据这些数据计算待 测正弦信号的频率及两路同频正弦信号之间的相位差，同时通过功能键切换，显示出待测信 号的频率和相位差。数据显示电路的设计采用静态显示方式，显示电路由 8 片

2、 1 位串入 8 位 并出的 74LS164 芯片组成。 本系统拟用 FPGA 和单片机相结合，构成整个系统的测控主体。整个系统发挥了FPGA 和单片机各自的优势，具有高速而可靠的测控能力，具有比较强的数据处理能力，键盘输入 及显示控制比较灵活，系统可扩展性比较好，整个系统性能价格比比较好。 关键词FPGA，单片机，频率，相位差，相位测量仪 攀枝花学院本科毕业设计（论文）ABSTRACT II ABSTRACTABSTRACTABSTRACTABSTRACT The paper has designed a low frequency digital phase measuring instr

3、ument based on the system which communicates FPGA and the microcontroller (AT89S51). This system includes three modules: data measuring electric circuit, data operation control circuit and data display electric circuit. The function of the FPGA data measuring electric circuit is transforms the cycle

4、, phase difference of the two input sine signals to be 19 bit of digital data. The function about microcontroller data operation control circuit is to read the data which FPGA has measured, and according to these data computations the frequency and the phase difference between two group sine signals

5、 which have same frequencies, simultaneously through the function key switch, displaying the frequency and phase difference of the two group sine signals. The data display electric circuits design adopting the static state display mode, the display circuit is composed by 8 pieces of 74LS164 chip (8-

6、bit Serial-Input/Parallel-Output shift Register). This system plans with FPGA and the microcontroller, framing the phase measuring instruments dominant measurement and control system. The overall system has displayed FPGA and the microcontroller respective superiority, has high speed and the reliabl

7、e measurement and control ability, and has the quite strong capacity of deal with data, the keyboard entry and the display control also quite flexible. The systems extension is quite good. All the superiorities make the good performance price ratio of this low frequency digital phase measuring instr

8、ument. KeywordsKeywordsKeywordsKeywordsFPGA, Microcontroller, Frequency, Phase difference, Phase measurement system 目录 1 目录 摘摘 要要.I ABSTRACTABSTRACTABSTRACTABSTRACTII 1 1 1 1 绪论绪论 1 1.11.11.11.1 课题背景课题背景. 1 1.1.1 研究意义.1 1.1.2 研究现状、水平及发展趋势.1 1.21.21.21.2 课题核心课题核心. 3 2 2 2 2 系统设计系统设计 4 2.12.12.12.1 设计

9、要求设计要求. 4 2.22.22.22.2 总体设计思想总体设计思想. 4 2.32.32.32.3 总体测量思路总体测量思路. 5 3 3 3 3 设计方案设计方案 6 3.13.13.13.1 测量方案测量方案. 6 3.1.1 频率测量6 3.1.2 相位差测量.8 3.23.23.23.2 正弦波信号发生器设计正弦波信号发生器设计9 3.33.33.33.3 信号整形电路的设计信号整形电路的设计9 3.3.1 方案论证.9 3.3.2 关于四电压比较器 LM33911 3.43.43.43.4 移相网络设计移相网络设计11 3.4.1 性能要求.11 3.4.2 方案论证.11 4

10、4 4 4 FPGAFPGA 数据测量电路的设计数据测量电路的设计. 14 4.14.14.14.1 设计原理设计原理. 14 4.1.1 设计思路.14 4.1.2 FPGA 数据测量电路的测量原理.14 4.1.3 精度分析.14 4.24.24.24.2 FPGAFPGA 概述概述 15 4.34.34.34.3 设计平台设计平台. 16 4.3.1 软件设计平台.16 目录 2 4.3.2 硬件设计平台.17 4.44.44.44.4 具体软件设计具体软件设计18 4.4.1 Quartus应用.18 4.4.2 软件设计方法.19 4.4.3 模块功能描述和系统原理图.19 4.4.

11、4 运行监测程序.20 4.4.5 程序中端口及引脚定义.20 4.54.54.54.5 具体硬件连接具体硬件连接21 4.5.1 与单片机的连接.21 4.5.2 其它连接22 5 5 5 5 单片机数据运算控制电路的设计单片机数据运算控制电路的设计.23 5.15.15.15.1 设计思路设计思路. 23 5.1.1 硬件电路和原理图.23 5.1.2 精度分析.24 5.25.25.25.2 AT89S51AT89S51 概述概述 24 5.2.1AT89S51 单片机24 5.2.2AT89S51 特性24 5.2.3 引脚排列.25 5.2.4 引脚功能.26 5.2.5 低功耗运行

12、模式.28 5.35.35.35.3 设计平台设计平台. 29 5.3.1 软件设计平台.29 5.3.2 硬件设计平台.29 5.45.45.45.4 软件设计思路软件设计思路29 5.4.1 主程序设计.29 5.4.2 数据读取模块.30 5.4.3 频率计算模块.30 5.4.4 相位差计算模块.31 5.4.5 显示模块.31 6 6 6 6 数据显示部分数据显示部分 33 6.16.16.16.1 显示电路的设计显示电路的设计33 6.1.1 设计思路.33 6.1.2 LED 显示器接口原理.33 6.1.3 显示电路图.34 目录 3 6.26.26.26.2 关于关于 74L

13、S16474LS164 34 6.2.1 74LS164 概述34 6.2.2 连接说明.34 6.2.3 数码管的编码.35 7 7 7 7 系统仿真和硬件验证系统仿真和硬件验证 36 7.17.17.17.1 系统的仿真系统的仿真. 36 7.1.1 系统调试的方法.36 7.1.2 系统调试的软/硬件36 7.1.3 系统的有关仿真.36 7.1.4 仿真分析.37 7.27.27.27.2 系统的硬件验证系统的硬件验证39 7.2.1 单元电路的调试.39 7.2.2 系统的联合调试.40 7.2.3 系统的硬件验证.40 7.37.37.37.3 数据测试数据测试. 40 7.3.1

14、 数据记录.40 7.3.2 数据分析.41 结结 论论 42 附录附录 A A A A：本设计：本设计 FPGAFPGAFPGAFPGA 的的 VHDLVHDLVHDLVHDL 源代码源代码 45 附录附录 B B B B：单片机的汇编语言源程序清单：单片机的汇编语言源程序清单.51 附录附录 C C C C：适合于：适合于 QuartusQuartusQuartusQuartus的部分器件引脚对照表的部分器件引脚对照表67 附录附录 D D D D：系统总图：系统总图.67 参考文献参考文献 69 致致 谢谢 70 1绪论 1 1 1 1 1绪论绪论绪论绪论 1.1 课题背景 1.1.1

15、研究意义 在电子测量技术中，频率测量是最基本的测量之一。频率是信号的重要参数之一，如何 获得这一准确数据已经在信息领域显得越来越重要了。相位测量在信号提取、检测、处理等 方面有着重要的应用。随着相位测量技术广泛应用于国防、科研、生产等各个领域，对相位 测量的要求也逐步向高精度、高智能化方向发展，在低频范围内，相位测量在电力、机械等 部门有着尤其重要的意义，对于低频相位的测量，用传统的模拟指针式仪表显然不能够满足 所需的精度要求，随着电子技术以及微机技术的发展，数字式仪表因其高精度的测量分辨率 以及高度的智能化、直观化的特点得到越来越广泛的应用。 相位差是工业测控领域经常需要测量的参数，如电力系

16、统中功率因数的测量、铁路系统 中相敏轨道电路相位差的测量以及科氏质量流量计中的相位差测量等等。 1而相位差的测量又 不同于传统的电压、电流信号或物位、温度量的测量。首先，相位差信号依附于电压、电流 信号中，如何剔除电压、电流、频率变化对相位差测量的影响是相位差测量中很重要的一个 方面；其次相位差是一个比较量，测量两路信号之间的相位差不仅需要保证两路信号的频率 相同，而且要排除由于两路信号的幅值等其它因素不一致而对测量造成的影响。因此，如何 准确可靠地测量相位差是值得研究的课题。 1.1.2 研究现状、水平及发展趋势 本设计采用 EDA（Electronic DesignAutomation）技

17、术，将 FPGA 与单片机相结合来实现 的。 EDA 技术就是依赖功能强大的计算机， 在 EDA 工具软件平台上， 对以硬件描述语言 HDL （Hardware Description Language）为系统逻辑描述手段完成的设计文件，自动地完成逻辑编 译、逻辑化简、逻辑分割、逻辑综合、结构综合（布局布线） ，以及逻辑优化和仿真测试，直 至实现既定的电子线路系统功能。 EDA 工程在我国尚未普及，电子行业的专业人员、电子和计算机专业的大学生以及研究 生亟需掌握 EDA 工程的理论、方法和技术。2 1测频 常用的测频法和测周期法在实际应用中具有较大的局限性，并且对被测信号的计数存在 1 个字的

18、误差。而在直接测频方法的基础上发展起来的等精度测频方法消除了计数所产生的 误差，实现了宽频率范围内的高精度测量，但是它不能消除和降低标频所引入的误差。采用 相检宽带测频技术，不仅实现了对被测信号的同步，也实现了对标频信号的同步，大大消除 了一般测频系统中的1 个字的计数误差，并且结合了现场可编程门阵列（FPGA） ，具有集成 度高、高速和高可靠性的特点，使频率的测量范围可达到 1Hz2.4GHz，测频精度在 1s 闸门下 1绪论 2 达到 1011 数量级。 频率测量是电子测量中经常遇到的问题，如何提高频率测量的准确度是关键。通常采用 的方法有如下两种：低频端测周期高频端测频和多周期同步测量频

19、率。采用低频端测周期高 频端测频时存在中界频率测量误差很大即测量死区问题，也就是说不论低端和高端测量准确 度有多高，中界频率测量误差总是最大。因此从理论上讲频率的测量准确度很难提高到某个 数量级；多周期同步测频法则不存在这样的问题，只要周期数足够大，测量的准确度总可以 提高到一定程度。但多周期同步测量实际上只是对被测信号进行同步，对时钟信号并未同步， 因此它只是一种准同步。根据多周期同步测频原理及测量误差，目前已提出完全同步频率测 量的新方法，最后使用单片机实现这种测量，使测量频率的准确度大大提高。完全同步测量 就是门控信号与被测信号和标准晶振信号都相关，测量开始和结束时门控信号与被测信号和

20、标准晶振信号都同步，也就是门控时间既是被测信号周期的整数倍又是晶振信号周期的整数 倍。这样在门控时间内被测信号和标准晶振信号都没有量化误差，从而实现两信号的完全双 同步。利用相位检测技术控制同步触发即可实现。当两路信号在某点相位相同，经过若干周 期后它们在同一相位点相位又相同，那么这段时间两路信号一定都经过整数个周期(但周期数 不一定相同)，用它作为同步门控时间控制两个主门的开启，两个计数器都不会产生1 误差， 从而实现真正意义上的同步测量。 2测相位差 两种常见的基于过零检测的相位差测量方法 1）基于异或门的测量方法：两路同频信号经过零比较后，得到两路同周期的方波。该两 方波经异或后得到的脉

21、冲宽度与信号周期的比值（占空比）即对应为两信号的相位差。这里 的异或门相当于鉴相器。对脉宽信号的处理有两种方法：a.电压测量法。这种方法需要把脉 冲宽度转换成积分电容上的电压信号，然后再通过 A/D 转换成数字量。由于采用电容充放电 的测量形式，故不能用于较高分辨率的测量。这种模拟测量法现已被下述数字法代替。b.数 字计数法。通过微处理器或定时、计数器对脉冲宽度计数，这种方法比电压测量法的精度有 了一定的提高，但仍存在一些问题，如需要同步地获取异或后脉冲宽度和信号的周期并测量 它们，这对于大多数微处理器来说是比较困难的。 2）直线近似法：此方法用于双极性信号的测量，故不能用于方波的相位差测量。

22、 传统相位差测量方法的测量误差主要来自于对模拟信号的处理过程中，如模拟滤波器在 滤除干扰的同时由于元件参数的离散性，测量元件受环境的影响以及元件老化带来的影响都 会引入测量误差；又如信号经过比较器时由于比较器门限电压的存在而造成测量误差，这些 误差都很难准确估量，也很难消除。 目前较准确的测量以基于 DSP 的相位差的测量为代表，如基于函数计算的测量方法，基 于傅立叶变换的测量方法等。 1绪论 3 1.2 课题核心 本设计采用单片机和现场可编程门阵列（FPGA）作为低频数字相位测量仪的核心部分。 考虑到 FPGA 具有集成度高，I/O 资源丰富，稳定可靠，可现场在线编程等优点，而单片机具 有很

23、好的人机接口和运算控制功能，本系统拟用 FPGA 和单片机相结合，构成整个系统的测 控主体。其中，FPGA 主要负责测量两个同频待测正弦信号的频率和相位差所对应的时间差， 而单片机则负责读取 FPGA 测量到的数据，并根据这些数据计算待测正弦信号的频率及两路 同频正弦信号之间的相位差，同时通过功能键切换显示出待测信号的频率和相位差。整个系 统发挥了 FPGA 和单片机各自的优势，具有高速而可靠的测控能力，具有比较强的数据处理 能力，键盘输入及显示控制比较灵活，系统可扩展性能比较好，整个系统性能价格比比较好。 2系统设计 4 2 2 2 2系统设计系统设计系统设计系统设计 2.1 设计要求 设计

24、并制作一个低频数字相位测量仪，其设计要求如下： （1）频率范围：20Hz20kHz。 （2）相位测量仪的输入阻抗100k。 （3）允许两路输入正弦信号峰-峰值可分别在 15V 范围内变化。 （4）相位测量绝对误差2。 （5）具有频率测量及数字显示功能。 相位差数字显示： 相位读数为0359.9， 分辨力为0.1。 2.2 总体设计思想 根据系统的设计要求，本系统可分为三大基本组成部分：数据测量电路、数据运算控制 电路和数据显示电路。考虑到 FPGA 具有集成度高，I/O 资源丰富，稳定可靠，可现场在线编 程等优点，而单片机具有很好的人机接口和运算控制功能，本系统拟用 FPGA 和单片机相结 合

25、，构成整个系统的测控主体。其中，FPGA 主要负责测量两个同频待测正弦信号的频率和相 位差所对应的时间差，而单片机则负责读取 FPGA 测量到的数据，并根据这些数据计算待测 正弦信号的频率及两路同频正弦信号之间的相位差，同时通过功能键切换显示出待测信号的 频率和相位差。同时，由于 FPGA 对脉冲信号比较敏感，而被测信号是周期相同、相位不同 的两路正弦波信号，为了准确地测出两路正弦波信号的相位差及其频率，我们需要对输入波 形进行整形，使正弦波变成方波信号，并输入 FPGA 进行处理。综上所述，整个系统的总体 原理框图如图 2.1 所示。 整形电路整形电路 AIN BIN FPGA 或 CPLD

26、 数据采 集 电路 单 片 机 数据 运算 控制 电路 数 据 显 示 电 路 BINS AINS 图 2.1系统原理框图 2系统设计 5 2.3 总体测量思路 测量原理图如图 2.2 所示。CLKAA、CLKBB 为两路频率相同、相位不同的正弦波信号整 形后得到的方波信号；CLKF 为 FPGA 数据采样信号（频率为 10MHz） ；ENA 为时间检测使能 信号，它是在 FPGA 内部根据 CLKAA、CLKBB 产生的（例如图示是根据 CLKAA 产生的） 。 CLKF CLKBB CLKAA E N A N1 N2 图 2.2 测量原理示意图 FPGA 测量原理：在 ENA 有效期间，当

27、任意一路待测信号的下降沿来时（例如图中所示 为 CLKAA） ，FPGA 开始对 CLKF 周期（TC）进行计数，计至另一路信号的下降沿来时（例 如图中为 CLKBB） ，此时得到一个 19 位的计数值，该计数值我们设它为 N1，即为对两个同 频正弦信号的时间差计数得到的计数值；ENA 还在有效期间，FPGA 继续对 CLKF 周期进行 计数，计至第一路信号（例如图示中为 CLKAA）的又一个下降沿来时，此时得到一个 19 位 的计数值，该计数值我们设它为 N2，即为对被测正弦信号的周期计数得到的计数值。 单片机计算原理：单片机从 FPGA 读取信号的周期和 a、b 信号相位差所对应的时间差，

28、 为了达到系统所要求的精度，在计算时为了保证不丢失数据，采用扩大数据倍数，定点取数 的方法。在计算频率和相位差 f 和相位差时，f 和分别扩到了 10 000 000 倍和 10 倍， 即 10000000 t f=式（2.1） 360 10t t =式（2.2） 然后定点取数值，在单片机完成的计算中，当 max20kHz tTT=， max tT 时，数据位数 20位，因此采用了多字节乘法，保证了数据的计算准确。 3设计方案 6 3 3 3 3设计方案设计方案设计方案设计方案 3.1 测量方案 3.1.1 频率测量 方案一：采用测周期法。需要有标准信号的频率f0，在待测信号的一个周期TX内，

29、记录 标准频率的周期数NS，则被测信号的频率为 0 x S f f N =式（3.1） 如图 3.1 所示。这种方法的计数值会产生 1 个脉冲误差，并且测试精度与计数器中记录 的数值NS有关。为了保证测试精度，测周期法适合于低频信号的测量。 标 准 信 号 被 测 信 号 T x N s 图 3.1 测周期法测量频率示意图 方案二：采用测频法。测频法就是在确定的闸门时间TW内，记录被测信号的变化周期数 （或脉冲个数）NX（如图 3.2 所示） ，则被测信号的频率为 X x W N f T =式（3.2） 这种方法的计数值会产生 1 个脉冲误差，并且测试精度与计数器中记录的数值NX有关。 T w

30、 N x 实 际 闸 门 被 测 信 号 图 3.2 测频法测量周期频率示意图 方案三：采用等精度频率测量法，测量精度保持恒定，不随所测信号的变化而变化。在 快速测量的要求下，要保证较高精度的测频，必须采用较高的标准频率信号。单片机受本身 时钟频率和若干指令运算的限制，测频速度较慢，无法满足高速、高精度的测频要求；而采 用高集成度、高速的现场可编程门阵列 FPGA 为实现高速，高精度的测频提供了保证。 等精度测频法：其实现方式可用图 3.3 来说明。 3设计方案 7 DQ预置门控信号 标准频率信号 被 测 信 号 清 零 信 号 CLK EN C L K C L R C N T1 CLK EN

31、 C L K C L R C N T2 O U T1 O U T2 图 3.3 等精度测频法原理框图 图中，预置门控信号是宽度为 Tpr的一个脉冲，CNT1 和 CNT2 是两个可控计数器。标准 频率信号从 CNT1 的时钟输入端 CLK 输入，其频率为fS，经整形后的被测信号从 CNT2 的时 钟输入端 CLK 输入，设其实际频率为fX；当预置门控信号为高时，经整形后的被测信号的上 升沿通过 D 触发器的 Q 端同时启动计数器 CNT1 和 CNT2。 CNT1 和 CNT2 分别对被测信号 （频 率为fS）和标准频率信号（频率为fX）同时计数。当预置门信号为低时，随后而至的被测信号 的上升

32、沿将两个计数器同时关闭。设在一次预置门时间 Tpr内对被测信号的计数值为 Nx，对 标准信号的计数值为 Ns。则下式成立： SX XS ff NN =式(3.3) 由此推得： SX X S fN f N =式(3.4) 若所测频率值为fX，其真实值为fXe，标准频率为fS，一次测量中，由于fX计数的起停时 间都是该信号的上跳沿触发的，因此在 Tpr时间内对fX的计数NX无误差，在此时间内的计数 NS最多相差一个脉冲，即et1，则下式成立： SX XS ff NN =式(3.5) XeS XS ff NNet = + 式(3.6) 可分别推得 SX X S fN f N =式(3.7) SX X

33、e S fN f Net = + 式(3.8) 根据相对误差的公式有 XeXeX XeXe fff ff =式(3.9) 经整理可得到 3设计方案 8 Xe XeS fet fN =式(3.10) 因et1，故et/NS1/NS，即 1 Xe XeS f fN 式(3.11) SprS NTf=式(3.12) 根据以上分析，我们可知等精度测频法具有三个特点： 1相对测量误差与被测频率的高 低无关； 2增大 Tpr或fS可以增大 NS，减少测量误差，提高测量精度；3测量精度与预置门宽 度和标准频率有关，与被测信号的频率无关，在预置门和常规测频闸门时间相同而被测信号 频率不同的情况下，等精度测量法

34、的测量精度不变。 经过综合考虑，结合设计需求，选用第三种方案，即用等精度测频法来实现本设计频率 测量。 3.1.2 相位差测量 方案一：将被测的两路正弦波信号整成方波信号，利用异或门电路进行鉴相处理，将得 到的脉冲序列经过 RC 平滑滤波取出其直流分量， 该直流电平的幅值与两路信号的相位差成正 比，将此信号送入 A/D 转换器由单片机进行运算处理从而计算出相位差值。 方案二：采用脉冲填充计数法，将正弦波信号整成方波信号，其前后沿分别对应于正弦 波的正相过零点与负相过零点，对两路方波信号进行异或操作之后输出脉冲序列的脉宽可以 反映两列信号的相位差，以输入信号所整成的方波信号作为基频，经锁相环倍频

35、得到的高频 脉冲作为闸门电路的计数脉冲，由单片机对获取的计数值进行处理得到两路信号的相位差。 方案三：将两路被测正弦波信号整成方波信号，在一路信号的上升沿来时鉴相部分同方 案二，将两路方波信号异或后与晶振的基准频率进行与操作，得到一系列的高频窄脉冲序列。 通过两片计数器同时对该脉冲序列进行计数，一路方波信号送入单片机外部中断口，作为控 制信号控制两片计数器。得到的两路计数值送入单片机进行处理得到相位差值。 对以上三种方案进行比较，方案一在低频段时，RC 滤波电路的输出波动很大，难以达到 要求的相位精度，而方案二在所测频率较高时，受锁相环工作频率等参数的影响会造成相位 差测量的误差，极大地影响测

36、量的精度，采用方案三由高精度的晶振产生稳定的基准频率， 可以满足系统高精度、高稳定度的要求。 3.2 正弦波信号发生器设计 方案一：采用模拟分立元件或单片机控制函数发生器完成设计。通过调整外部元件可以 改变输出频率，产生正弦波。但是采用模拟器件分散性大，产生的频率稳定性较差、精度低、 抗干扰能力差、成本也比较高。 方案二：采用直接数字频率合成，用单片机作为核心控制部件，能达到较高的要求，实 3设计方案 9 现各种波形输出，但受限于运算位数及运算速度，产生的波形往往需通过滤波器才能达到满 意效果，并且频率可调范围小，很难得到较高频率。 方案三：采用直接数字频率合成，用 FPGA 器件作为核心控制

37、部件，精度高稳定性好， 得到波形平滑，特别是由于 FPGA 的高速度，能实现较高频率的波形，且控制上更方便，可 得到较宽频率范围的波形输出，步进小。 第三种方案具有更大的优越性、灵活性，所以采用第三种方案进行设计。 3.3 信号整形电路的设计 3.3.1 方案论证 方案一：最简单的信号整形电路就是用一块集成的施密特触发器，例如 MC1422、 CC/CD40106、HA4900 等，如图 3.3 所示为 40106 的内部结构及引脚图。 V dd V ss 1 11 31 01 298 123 546 图 3.3 CD40106 的内部及引脚图 方案二：采用一个单门限电压比较器（如图 3.4

38、所示） ，当输入信号没通过一次零时触发 器的输出就要产生一次突然的变化。当输入正弦波时，每过一次零，比较器的输出端将产生 一次电压跳变，它的正负向幅度均受到供电电源的限制，因此输出电压波形是具有正负极性 的方波，这样就完成了电压波形的整形工作。但该信号整形电路抗干扰能力差：由于干扰信 号的存在，将导致信号在过零点时会产生多次触发的现象，从而影响本系统中 FPGA 计数， 使单片机无法计算出正确数值。 3设计方案 10 7 6 1 U2B L M3 3 9 R7 V C C AINS BINS B I N 1 2 3 J1 C O N3 G N D 10 k 5 4 12 G N D 3 V C

39、 C 2 U2A R6 V C C 10 k A IN L M3 3 9 B V C C G N D 图 3.3 采用单门限触发器的整形电路 方案三：为了避免过零点多次触发的现象，我们使用施密特触发器组成的整形电路。施 密特触发器在单门限电压比较器的基础上引入了正反馈网络。由于正反馈的作用，它的门限 电压随着输出电压 Uo 的变化而改变，因此提高了抗干扰能力。 权衡以上三种方案，本设计选用第三种方案。 本系统中我们使用两个施密特触发器对两路信号进行整形，电路如图 3.4 所示。图中比较 器 LM339 连接成施密特触发器的门限电平相等（通过调节电位器 R8 使得两个施密特触发器 的门限电平相等

40、） 。 C O N3 4 5 2 3 12 U1A L M3 3 9 6 7 1 U1B L M3 3 9 R2 R6 510 V C C V C C AINS BINS B I N 1 2 3 J1 G N D -5 V +5 V R3 R1 R8 R5 1 0 k R4 100 1 0 k 1 0 k R7 100 1 0 k1 0 k R9 510 A I N 图 3.4 采用施密特触发器的整形电路 3设计方案 11 3.3.2 关于四电压比较器 LM339 LM339 集成块内部装有四个独立的电压比较器，该电压比较器的特点是：1)失调电压小， 典型值为 2mV；2)电源电压范围宽，单电

41、源为(236)V，双电源电压为(118)V；3)对比较 信号源的内阻限制较宽；4)共模范围很大，为0(Ucc-1.5)V；5)差动输入电压范围较大，大到 可以等于电源电压；6)输出端电位可灵活方便地选用。 集成电压比较器是一种专用的运算放大器，用于模拟信号的比较。此时，运算放大器在 开环状态下工作，由于开环放大倍数很大，所以比较器的输出往往不是高电平就是低电平， 常用比较器都是开路输出，故要在输出端和电源间接一个 10k 左右的电阻器。 LM339 集成块采用 C-14 型封装,图 3.5 为外型及管脚排列图。 图 3.5 LM339 的引脚排列图 3.4 移相网络设计 3.4.1 性能要求

42、(一) 输入信号频率：100 Hz、1 kHz、10 kHz； (二) 连续相移范围：-45+45； (三) A、B输出的正弦信号峰-峰值可分别在 0.3V5 V 范围内变化。 3.4.2 方案论证 方案一： 直接对模拟信号移相，如阻容移相，变压器移相等。采用这种方式设计的移相器有许多 不足之处，如：输出波形受输入波形的影响，移相操作不方便，移相角度随所接负载和时间 等因素的影响而产生漂移等。 采用 RC 电路的原理可知，阻容移相网络在不同频率的正弦波电压通过 RC 电路时，输出 端的电压幅度和相位与输入不同。两种简单的移相电路如图 3.6 所示。 3设计方案 12 + - + - ViV o

43、ViV o （a）相位超前的移相网络（b）相位滞后的移相网络 图 3.6 阻容移相网络 在图 3.6 中，图(a)的模和相角分别为： 2 RC F= 1+( RC) 式(3.13) 1 arctan RC =式(3.14) 图（b）的模和相角分别为： 2 1 F 1 ( RC) = + 式(3.15) arctanRC= 式(3.16) 显然， 两种移相网络都是随着频率的改变， 单字节 RC 电路中所产生的移相在 090之间 变化。为满足基本部分连续移相范围：-45+45的要求，需采用一个相位超前的移相网络和 一个相位滞后的移相网络。 有源移相原理图如图 3.7 所示。 + - + - + -

44、 + - R C C R 移 相 输 入 输 出 A 输 出 B L M3 1 1 L M3 1 1 L M3 1 1 L M3 1 1 3 2 1 R4 2 0K R3 2 0K R1 1 0K R0 2 0K R2 10K 3 2 3 2 1 1 A A A A 3 2 1 图 3.7 移相网络 通过调整电路的电阻、电容等参数，电路可以实现对特定频率信号的移相，但在被移相 信号频率发生变化时，模拟移相电路的相应参数势必要随之调整。如图 3.8 所示为移相电路矢 量图，由其矢量图可知，当电阻、电容的等效阻抗相等时，移相范围可以满足 90要求，即 1 R C =， 2 f= 。当频率 f 变化

45、时，经理论计算结合 Pspice 仿真，得到 R、C 的具体参 数如下： 3设计方案 13 f=100Hz,R=160k、C=10nF； f=1kHz,R=16k、C=10nF； f=10kHz,R=1.6k、C=10nF； 通过改变 R3、R4 的阻值来改变输出信号的幅值。 图 3.8 移相电路矢量图 对于题目要求给出的 100Hz、1kHz、10kHz 的三个频率，还可以用 FPGA 通过四选一模 拟开关 CD4025 来选择对应的三路模拟移相电路，可以满足基本要求。但要在各个频率范围 内实现高精度的移相，硬件电路将会很复杂。 方案二： 采用模拟锁相环（PLL）的方式，将 360Hz 方波

46、信号通过锁相环电路倍频到 360* （20Hz20kHz）的频率上，然后通过地址计数器寻址 360 个点的正弦表，得到 20Hz20kHz 的正弦信号。由于该方法使采用模拟方式对基频信号倍频产生地址信号，其频率稳定度差， 且频率值不够精确。 方案三： 采用直接数字频率合成方式。直接数字频率合成的输出频率为： 2 out n N fF=式(3.17) 其中 F 为外部时钟信号，N 为相位累加值，n 为累加器位数。 按照公式，若要使步进值为整数， 则 F 应为 2n的整数倍。这种晶振比较难找。由于正弦表 360 个点，采用 18.432MHz 的时钟信 号正好为 360Hz 的整数，为了使步进值为

47、整数，可改变的相位累加器的满计数值。取累加计 数器计满值 25600，每计满 25600 输出一个脉冲，则脉冲的频率 6 0 18.432 10 720 25600 N fN =式(3.18) 频率步进值为 720Hz 时，若寻址 360 个点的正弦波形表，则输出正弦波的步进值为 2Hz。N 的最大值为 12800，输出频率最大值为 128002Hz=25.6kHz，预置地址计数器的数据可改变两 路正弦信号的相位差。该方案中大部分采用 FPGA 实现，具有设计灵活、外围电路简单的优 点。 综合以上三种方案，本设计采用方案三。 4FPGA 数据采集电路的设计 14 4 4 4 4FPGAFPGA

48、FPGAFPGA 数据测量电路的设计数据测量电路的设计数据测量电路的设计数据测量电路的设计 4.1 设计原理 4.1.1 设计思路 FPGA 数据测量电路的功能就是实现将待测正弦信号的周期、相位差转变为 19 位的数字 量。FPGA 数据测量的硬件电路我们可采用 FPGA 下载板来实现，该下载板包含 FPGA 芯片、 下载电路和配置存储器。本电路主要是进行 FPGA 的硬件描述语言（HDL）程序设计。 根据系统的总体设计方案，FPGA 数据测量电路的输入信号有：CLK系统工作用时钟 信号输入端；CLKAA，CLKBB两路被测信号输入端；EN单片机发出的传送数据使 能信号，在 EN 的上升沿，F

49、PGA 向单片机传送数据；RSEL单片机发出的传送数据类型 信号，当 RSEL=0 时，FPGA 向单片机传送被测信号的频率数据；当 RSEL=1 时，FPGA 向单 片机传送被测信号相位差数据。FPGA 数据采集电路的输出信号有：DATA180FPGA 到 单片机的数据输出口,由输出控制信号 EN 和 RSEL 控制。其应实现的功能就是负责对被测信 号频率数据和相位差数据的实时测量。 4.1.2 FPGA 数据测量电路的测量原理 FPGA 数据测量电路测量正弦波信号频率的原理是： 在正弦波信号整形后得到的方波信号 的一个周期内对周期为 TC秒的数据采样信号进行计数，其计数结果乘以 1/TC，就是被测正弦 波信号的频率，单位为 Hz。 测量正弦波信号周期的原理是：在正弦波信号整形后得到方波信号的一个周期内对周期 为 TC秒的数据采样信号进行计数，其计数结果乘以 TC秒，就是被测正弦信号的周期，单位为 秒。 测量两个同频正弦波信号的相位差，关键是要