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1、廊坊燕京职业技术学院毕业设计(论文)廊坊燕京职业技术学院毕业设计（论文） 题目：基于EDA的数字频率计的设计学生姓名： 卢孟浩 学 号： 1124110 指导教师： 杨 华 专 业： 电子仪器仪表与维修 年 级： 2011级 2014年 5 月 18日廊坊燕京职业技术学院毕业论文（设计）目 录摘 要2引 言41 频率计的设计原理51.1频率计测量频率的设计原理51.2 频率计测量周期的原理61.2.1频率计测量周期的原理61.2.2频率计测量周期的原理图62 频率计测量频率的层次化设计方案72.1 4位十进制计数器模块72.1.1十进制计数器元件的设计72.1.2 4位十进制计数器的顶层设计9
2、2.2控制模块设计112.2.1闸门信号的设计112.2.2 D触发器的设计152.2.3控制信号发生器模块172.3分频模块的设计192.3.1四选一数据选择器192.3.2分频电路的设计212.4 译码模块222.4.1 寄存器设计232.4.2 动态扫描电路242.4.3 七段数码管驱动电路的VHDL设计262.4.4译码电路的设计282.5量程自动切换模块293 频率计测量频率的顶层设计和仿真324 频率计测量周期的层次化设计方案344.1计数模块344.2译码模块344.3分频模块354.4控制模块384.5量程切换模块405 频率计测量周期顶层电路原理图设计436 下载测试446.
3、1编译446.2管脚配置446.3编程下载和测试456.3.1 编程下载456.3.2 测试45结 束 语46致 谢47参考文献：48基于EDA的数字频率计的设计摘 要数字频率计是直接用十进制数字来显示被测信号频率的一种测量装置。它不仅可以测量正弦波、方波、三角波、尖脉冲信号和其他具有周期特性的信号的频率，而且还可以测量它们的周期。经过改装，可以测量脉冲宽度，做成数字式脉宽测量仪；可以测量电容做成数字式电容测量仪；在电路中增加传感器，还可以做成数字脉搏仪、计价器等。因此数字频率计在测量物理量方面应用广泛。本毕业设计用VHDL在CPLD器件上实现数字频率计测频系统，能够用十进制数码显示被测信号的
4、频率，能够测量正弦波、方波和三角波等信号的频率，而且还能对其他多种物理量进行测量。具有体积小、可靠性高、功耗低的特点。数字频率计是计算机、通讯设备、音频视频等科研生产领域不可缺少的测量仪器。采用VDHL编程设计实现的数字频率计，除被测信号的整形部分、键输入部分和数码显示部分以外，其余全部在一片FPGA芯片上实现，整个系统非常精简，而且具有灵活的现场可更改性。在不更改硬件电路的基础上，对系统进行各种改进还可以进一步提高系统的性能。该数字频率计具有高速、精确、可靠、抗干扰性强和现场可编程等优点。关键词：FPGA芯片、VHDL语言、数字频率计、数字频率计原理图、Max+plusII软件、EDA技术D
5、esign of Digital Cymometer Based on EDAAbstract:Digital cymometer is to directly show to be measured a kind of diagraph of signal frequency to equip with the decimal system number.It not only can measure sine wave, square wave, triangle wave, sharp pulse signal and other have a period of the frequen
6、cy of the signal of characteristic, and can also measure their periods.Has been refitted, can measure pulse width, make into the number type vein breadth to measure an instrument;Can measure electric capacity to make into a number type the electric capacity measure an instrument;Increase to spread a
7、 feeling machine in the electric circuit, can also make into a number pulse instrument, account a price machine etc.Therefore the digital cymometer accounts in the diagraph physics to measure aspect applied extensive.This design is used VHDL the spare part is at CPLD up carry out digital cymometer t
8、o account to measure repeatedly system, can show to be measured the frequency of signal with the decimal system figures, can measure the frequency of sine wave, square wave and triangle wave etc. signal, and return an ability as to its he various physical quantity carry on diagraph.Have the physical
9、 volume small and dependable sex Gao and achievement to consume a low characteristics.digital cymometer is the diagraph instrument of research production realm indispensabilities, such as calculator, communication equipments and audio frequency video frequency.etc.The digital cymometer that adopts V
10、DHL to weave a distance to design a realization accounts, in addition to is measured the orthopedics of signal part, the key importation part and figures show part, rest all in one FPGA realization of chip, the whole system simplifies very much, and has vivid spot to change sex.On the foundation tha
11、t doesnt change hardware electric circuit, carries on various function that the improvement can also raise system further to the system.The numbers frequency accounts to have high speed, precision, credibility, the anti- interference is strong and the spot programmable etc. advantage.Key words： The
12、FPGA chip, VHDL language and digital cymometer, the digital cymometer account principle diagram and Max+plusII software and EDA technique.引 言所谓频率，就是周期性信号在单位时间（1s）里变化的次数。本频率计设计测量频率的基本原理是，首先让被测信号与标准信号一起通过一个闸门，然后用计数器计数信号脉冲的个数，把标准时间内的计数的结果，用锁存器锁存起来，最后用显示译码器，把锁存的结果用LED数码显示管显示出来。根据数字频率计的基本原理，本文设计方案的基本思想是分
13、为五个模块来实现其功能，即整个数字频率计系统分为分频模块、控制模块、计数模块、译码模块和量程自动切换模块等几个单元，并且分别用VHDL对其进行编程，实现了闸门控制信号、计数电路、锁存电路、显示电路等。 本频率计设计还可以测量周期性信号，其基本原理与测量频率的基本原理基本一样，首先让被测信号与标准信号一起通过一个闸门，然后用计数器计数信号脉冲的个数，把被测信号一个周期内标准基准信号的脉冲计数的结果，用锁存器锁存起来，最后用显示译码器，把锁存的结果用LED数码显示管显示出来，显示管的读数就是被测信号以标准信号的周期为单位乘积的周期。技术性能指标：1）能够测量正弦波、三角波、锯齿波、矩形波等周期性信
14、号的频率；2）能直接用十进制数字显示测得的频率；3）频率测量范围：1HZ10KHZ切量程能自动切换；4）输入信号幅度范围为0.55V，要求一起自动适应；5）测量时间：T=1.5S；6）用CPLD/FPGA可编程逻辑器件实现；1 频率计的设计原理1.1频率计测量频率的设计原理1.1.1频率计测量频率的原理频率计测量频率需要设计整形电路使被测周期性信号整形成脉冲，然后设计计数器对整形后的脉冲在单位时间内重复变化的次数进行计数，计数器计出的数字经锁存器锁存后送往译码驱动显示电路用数码管将数字显示出来，需要设计控制电路产生允许计数的门闸信号、计数器的清零信号和锁存器的锁存信号使电路正常工作，再设计一个
15、量程自动转换电路使测量范围更广。1.1.2频率计测量频率的原理图频率计测量频率的原理图如下：脉冲形成模 块计数模块译码显示模块控制模 块量程自动切换模块分频模 块锁存信号清零使能被测信号基准信号频率计测量频率的原理图 图11.2 频率计测量周期的原理1.2.1频率计测量周期的原理频率计测量周期需要设计整形电路使被测周期性信号整形成脉冲，然后设计计数器对基准信号在被测信号一个周期内重复变化的次数进行计数，计数器计出的数字经锁存器锁存后送往译码驱动显示电路用数码管将数字显示出来，需要设计控制电路产生允许计数的使能信号、计数器的清零信号和锁存器的锁存信号使电路正常工作，再设计一个量程自动转换电路使测
16、量范围更广。1.2.2频率计测量周期的原理图频率计测量周期的原理图如下：脉冲形成模块计数模块译码模块控制模块分频模块量程切换模块被测信号锁存清零使能基准信号频率计测量周期的原理图 图22 频率计测量频率的层次化设计方案2.1 4位十进制计数器模块4位十进制计数器模块包含4个级联十进制计数器，用来对施加到时钟脉冲输入端的待测信号产生的脉冲进行计数，十进制计数器具有集束使能、清零控制和进位扩展输出的功能。使能信号和清零信号由闸门控制模块的控制信号发生器所产生来对4个级联十进制计数器周期性的计数进行控制。2.1.1十进制计数器元件的设计十进制计数器的程序如下：library ieee;use iee
17、e.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity jishu10 isport(clk,rst,en:in std_logic;cq:out std_logic_vector(3 downto 0);cout:out std_logic);end jishu10;architecture behav of jishu10 isbeginprocess(clk,rst,en)variable cqi:std_logic_vector(3 downto 0);beginif rst=1 then cqi:=(others=0);
18、elsif clkevent and clk=1 thenif en=1 thenif cqi9 then cqi:=cqi+1;end if;end if;if cqi=9 then cout=1;else cout=0;end if;cq0);elsif clkevent and clk=1 thenif en=1 thenif cqi0);end if;end if;end if;if cqi=74 then cout=1;else cout=0;end if;cq0);elsif clkevent and clk=1 thenif en=1 thenif cqi0);end if;en
19、d if;end if;if cqi=10 then cout=1;else cout=0;end if;cq=cqi;end process;end behav;编译成功后生成元件图如下：生成元件图 图92.2.2 D触发器的设计其程序如下：library ieee;use ieee.std_logic_1164.all;entity reg_2 isport(clk,d:in std_logic;q:out std_logic);end reg_2;architecture behav of reg_2 issignal q1:std_logic;begin process(clk)beg
20、in if clkevent and clk=1 then q1=d;end if;end process;q=q1;end behav;编译成功后生成如下元件图：生成元件图 图10将生成的75进制计数器、11进制计数器、10进制计数器和非门按下图连接来得到1S高电平门闸信号。75进制计数器、11进制计数器、10进制计数器和非门连接电路图 图11将其电路图进行仿真，其仿真波形如下：波形图 图12对照其仿真波形，其输出门闸信号高电平为1S，符合设计，将其电路生成如下元件图，以便顶层调用。元件图 图132.2.3控制信号发生器模块该模块主要根据输入高电平的1S闸门信号，产生计数允许信号EN，该信号
21、的高电平的持续时间即计数允许时间，与输入的门闸控制时钟脉冲周期相同；产生清零信号RST，在计数使能前对计数器先清零；产生存储信号LOAD，在计数结束后，利用上升沿把最新的频率测量值保存在显示寄存器中。为了产生清零信号RST，使能信EN和存储信号LOAD。不失一般性，控制信号发生器用74161构成4分频计数器，用一个与非门，一个或非门和一个异或门实现3种译码状态，与闸门模块按下图连接。与非门，或非门和异或门实现3种译码状态，与闸门模块连接电路图 图14编译成功后进行仿真，其仿真波形如下：波形图 图15该功能正确无误后生成的元件符号图如下图所示。元件符号图 图162.3分频模块的设计当被测频率超出
22、量程时，设计分频模块对被测频率进行分频衰减，单位上升，从而扩大测量频率的范围。2.3.1四选一数据选择器四选一数据选择器的程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity si_xuan_1 isport(a,b,c1,c2,c3,c4:in std_logic;y:out std_logic);end si_xuan_1;architecture behav of si_xuan_1 issignal x:std_logic_vector(1 downto 0);begin
23、process(a,b)beginx y y y ynull;end case; end process;end behav;编译成功后进行仿真，其仿真波形如下图：波形图 图17其仿真波形真确无误后生成元件符号图如下图所示。元件符号图 图182.3.2分频电路的设计将生成的四选一数据选择、74139译码器、D触发器和3个十进制计数器按下图连接。四选一数据选择、74139译码器、D触发器和3个十进制计数器连接电路图 图19编译成功后进行仿真，起仿真波形如下图：波形图 图20如图所示，此电路图实现了将被测信号进行分频功能，通过四选一数据选择器的控制按不同的BA二进制数值时输出被测信号的1分频、10
24、分频、100分频、1000分频，通过二四译码器按不同的BA二进制数值时输出四个档次p0、p1、p2、p3,分别代表1hz、10hz、100hz、1000hz为单位，其功能正确无误后生成可调用的元件图如下：元件图 图212.4 译码模块译码模块是对计数出的数进行译码显示出来，该部分由寄存器、动态扫描电路和译码驱动电路组成。2.4.1 寄存器设计寄存器是在计数结束后，利用触发器的上升沿把最新的频率测量值保存起来，这样在计数过程中可不必一直看着数码管显示器，显示器将最终的频率读数定期进行更新，其输出将作为动态扫描电路的输入。4位寄存器的VHDL源程序如下。library ieee;use ieee.
25、std_logic_1164.all;entity reg_4 isport(load:in std_logic;din:in std_logic_vector(3 downto 0);dout:out std_logic_vector(3 downto 0);end reg_4;architecture behav of reg_4 isbegin process(din)begin if loadevent and load=1 then dout=din;end if;end process;end behav;在源程序中LOAD 是锁存信号，上升沿触发；din3.0是寄存器输入；dou
26、t3.0是寄存器输出。编译仿真后生成元件图如下图，以便顶层模块的调用。元件图 图222.4.2 动态扫描电路本毕业设计采用扫描方式来实现LED数码管动态显示，控制好数码管之间的延迟时间相当重要。根据人眼视觉暂留原理，LED数码管每秒导通16次以上，人眼就无法LED数码管短暂的不亮，认为是一直点亮的（其实LED数码管是以一定频率在闪动的）。但是，延时（导通频率）也不是越小越好，因为LED数码管达到一定亮度需要一定时间。如果延时控制的不好则会出现闪动，或者亮度不够，根据经验，延时0.005S可以达到满意的效果。另外，显示的字符有变化时，可在延时到达后送一个地电平（共阴极数码管）LED数码管先短暂熄
27、灭，再显示一个字符，可使在视觉上字符的变化更清楚。动态扫描显示的VHDL源程序如下。library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity xu_dynamic isport(clk,reset:in std_logic;din1:in std_logic_vector(3 downto 0);din2:in std_logic_vector(7 downto 4);din3:in std_logic_vector(11 downto
28、 8);din4:in std_logic_vector(15 downto 12);shift:out std_logic_vector(1 downto 0);bus4:out std_logic_vector(3 downto 0);end xu_dynamic;architecture one of xu_dynamic issignal scan_clk:std_logic_vector(1 downto 0);beginp1:process(clk,scan_clk,reset)variable scan:std_logic_vector(17 downto 0);beginif
29、reset=1 then scan:=000000000000000000;scan_clk=00;elsif clkevent and clk=1 thenscan:=scan+1;end if;scan_clkbus4=din1;shiftbus4=din2;shiftbus4=din3;shiftbus4=din4;shiftbus4=din1;shift led7s led7s led7s led7s led7s led7s led7s led7s led7s led7snull;end case;end process;end one;程序中，A3.0是09的BCD码输入；LED7S
30、为动态扫描后的驱动显示管电生成元件图如下：驱动显示管电生成元件图 图242.4.4译码电路的设计将寄存器、动态扫描电路和驱动电路按下图连接。将寄存器、动态扫描电路和驱动电路连接电路图 图25编译通过后，对该电路进行仿真，其波形如下图：波形图 图26如图所示，其电路实现了动态驱动显示功能，其波形正确无误，将其电路生成如下可调用元件图：元件图 图272.5量程自动切换模块当计数器计数达到9999时，再来脉冲就超出量程，为了使计数器计数正确，需要用量程自动切换对计数显示进行量程切换，增加量程自动切换模块也加大了对频率测量的范围。加法器设计用加法器对计数器溢出脉冲进行计数，用加法器的后两位二进制数值对
31、被测信号进行相应的分频来实现量程切换。其加法器程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity yichu_jiajishu isport(clk,rst:in std_logic;a,b:out std_logic);end yichu_jiajishu;architecture behav of yichu_jiajishu issignal x:std_logic_vector(6 downto 0);beginprocess(clk,rst)beginif rst=1
32、 then x0);elsif clkevent and clk=1 thenif x4 then x=x+1;else x0);end if;end if;end process;a=x(0);b0);elsif clkevent and clk=1 thenif en=1 thenif cqi0);end if;end if;end if;if cqi=11 then cout=1;else cout=0;end if;cq=cqi;end process;end behav;编译成功后生成元件图如下：元件图 图34本毕业设计中测周期时选取的基准信号频率为12Mz，为了得到不同周期的信号与
33、被测信号进行比较来测量被测信号的周期，用八选一数据选择器74151、38译码器74138和已编程好生成的元件如下图进行连接。八选一数据选择器74151、38译码器74138和生成的元件连接电路 图35编译成功后进行仿真，其波形仿真如下：波形图 图36其波形正确无误，将其电路生成能调用的元件图如下：元件图 图374.4控制模块该模块主要根据输入被测信号，产生计数允许计数信号EN，该信号的高电平的持续时间即计数允许时间，与输入的被测信号周期相同；产生清零信号RST，在计数使能前对计数器先清零；产生存储信号LOAD，在计数结束后，利用上升沿把最新的频率测量值保存在显示寄存器中。不失一般性，控制信号发
34、生器用74161构成4分频计数器，用一个与非门，一个或非门和一个异或门实现3种译码状态，为了产生清零信号RST，使能信号EN和存储信号LOAD。其原理图如下图所示。连接电路图 图38对其原理电路进行仿真，其波形如下：波形图 图39其波形正确无误，生成可调用元件图如下：元件图 图404.5量程切换模块该模块是对被测频率的周期单位进行切换，使频率计测量周期的范围加大。加法器设计其程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity zhou_jiafa isport(clk,rst:in std_logic;a,b,c:out std_logic);end zhou_jiafa;architecture behav of zhou_jiafa issi