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1、第 I 页 共 III 页 基于基于 DSPDSP 语音录放电路的设计与实现语音录放电路的设计与实现 目录 摘 要-II ABSTRACT-III 第一章 概 述-1 1.1 系统背景 -1 1.2 系统概述 -2 第二章 方案论证 -2 2.1 采用单片机实现语音回放 -2 2.2 采用 DSP 芯片 -3 第三章 系统硬件设计 -3 3.1 A/D 和 D/A 接口模块设计 -4 3.2 MCBSP 多通道缓冲串口-6 3.3 JTAG 在线仿真调试接口电路设计 -11 3.4 时钟及复位电路设计-13 3.4.1.时钟电路设计 -13 3.4.2 复位电路设计-13 3.5 供电系统设计
2、 -16 3.6 信号输出模块-17 3.7 PWM 输出 -18 第四章 软件设计-19 4.1 程序框图 -19 4.2 程序模块 -20 第五章 系统功能检验-24 5.1 系统调试-24 5.11 硬件调试 -25 5.12 软件调试 -25 5.2 直观的听觉检验 -25 5.3 系统的失真度和频响检验 -25 总 结 -27 参考文献 -28 致 谢 -29 附录：配置详解 -I 1.1 TMS320C5402 DSP 芯片-I 1.2 TMS320C5402 DSP 芯片的主要特征-II 第 II 页 共 III 页 1.3 5402 主控板的硬件连接框图 -III 基于基于 D
3、SPDSP 语音录放电路的设计与实现语音录放电路的设计与实现 摘摘 要要 语音录放电路以其实用、高效、多功能而被广泛应用于现代生活中 的各个场合。例如：语音广告播放，公交车报站系统，火车站进站预告，各类 喊话器、语音玩具等电子产品。DSP 能处理大量信号、处理速度快性价比高， 其高品质的表现结果成为数字信号产品的核心，而现阶段音频信号通过 DSP 进 行处理的依赖程度也日益增加。使用快速成本低的 DSP 芯片和精密音频接口芯 片对音频信号进行处理，能满足现代大众对视听高质量享受的要求。本设计介 绍了以 TI 公司的 TMS320C5402 和 AIC（模拟接口电路）芯片 TLC320AD50C
4、 实现 对音频信号的采集与回放的方法，其中着重介绍了系统硬件电路设计及 TMS320C5402 和 TLC320AD50C 实现音频采集并实时回放的软件设计流程。最后 进行系统调试，实现真人真声的采集和回放。 关键词关键词: TMS320C5402;CCS; TLC320AD50C；语音录放 第 III 页 共 III 页 The programming of audio collection and return based on DSP Abstract DSP can process the massive signals, the processing speed quick also
5、 the cost is low, its high quality performance becomes the digital signal product core, But the present stage tonic train signalling penetrates DSP to carry on processing the level of dependency also day by day to increase. Uses the fast cost low DSP chip and the precise audio frequency connection c
6、hip carries on processing for the tonic train signalling, Can satisfy the modern populace the request which high grade enjoys to the seeing and hearing. This article introduced (simulation connection electric circuit) the chip TLC320AD50C realization with returns to the method by TI Corporations TMS
7、320C5402 and AIC to tonic train signalling gathering which puts, Emphatically introduced the system hardware circuit design and TMS320C5402 and TLC320AD50C realization audio frequency gathering and real-time returns to the software design flow which puts. Finally carries on the system debugging, rea
8、lizes honorable person real sound gathering and returns puts. Keywords: DSP ;TMS320C5402; CCS; AIC ; HARDDISKCIRCULT 第 1 页 共 27 页 第一章第一章 概概 述述 1.11.1 系统背景系统背景 在很多语音处理的系统中需要用到语音录放系统 ,将现场的声音录下 , 供以后回放 ,或者对这些声音进行相关的特征分析与处理。对于语音的录放系 统 ,有多种设计方法。可以用声卡采集 ,通过网卡传送到其他处理器(或 PC)上 ,但 这样就需要将 PC 放在录音现场 ,在某些特定场合不适用
9、;也可以将采样电路、 ADC、DSP 芯片及外部存储器设计在一块电路板上 ,但是这样实现有困难。因为 对语音的采样频率一般为 8kHz ,如果每个样本用 8bit 表示 ,则一秒钟语音就 需要 64kbit 的存储空间 ,对于外接存储器来讲 ,使用过多 ,不但成本高 ,而 且占用空间。信息技术和超大规模集成电路工艺的不断发展，极大地推动了的 DSP 发展。DSP 技术的应用领域也越来越广，尤其在音频处理领域。目前，在 很多语音处理系统中都用到了语音录放模块，采集现场的声音并存储起来供以 后回放。语音处理系统的实时性、功耗低、体积小、以及对语音信号的保真度 都是很影响系统性能的关键因素。设计采用
10、的高速芯片，能够很好的解决系统 的实时性；采用 TMS320C5402 的数字编解码芯片 以下简称 TMS320C5402 (5402)具 有位采样精度高，录音回放模式下仅 的 1632 23mW 低功耗的特点。因此，该 音频编解码芯片与 54x DSP 的结合是可移动数字音频录放系统、现场语音采集 系统的理想解决方案。它提出的设计方案 ,将数据的采集和处理经 DSP 在现场 处理 ,保存在硬盘中 ,供下次回放使用 ,很好地解决了以上问题。 TMS320VC5402（以下简称 C5402）是 TI（德州仪器）公司 1999 年 10 月推 出的性价比极高的定点数字信号处理器（DSP） 。指令执
11、行速率高达 100MIPS， 已经广泛用于实时语音处理、个人数字助理(PDA)和数字无线通信等嵌入式系统。 本系统主要研究在 TMS320VC5402 数字信号处理器从多路模数转换器(ADC) 通道获取信息，并将经 DSP 处理后的数字信号传送到多路数模转换器（DAC）通 道。但关键问题是怎样在 DSP 系统中十分容易且高效地实现这些转换，而这必 然涉及到接口电路的设计。为此，本设计将介绍一种在单片内集成有 ADC 通道 第 2 页 共 27 页 和 DAC 通道的模拟接口器件 TLC320AD50(（简称 AD50）是 TI 公司生产的 SIGMA-DELTA 型单片音频接口芯片（AIC）)
12、与 TMS320VC5402 缓冲串口进行接口 的设计方法，同时通过对这种接口电路的硬件进行软件编程来实现音频信号的 采集与回放。 1.21.2 系统概述系统概述 本系统主要包括:对语音信号进行放大、滤波、采样、A/D 转换等的预处 理部分. 经过实验表明，本设计实现的基于 DSP 语音录放系统具有如下优点： 1)音频数据占用资源少 2)声音保真度高 3)开发难度低 4)语音芯片与 DSP 接口电路简单 5)体积小 第二章第二章 方案论证方案论证 信息技术和超大规模集成电路工艺的不断发展，大地推动了 DSP 的发展。 DSP 技术的应用领域也越来越广，尤其在音频处理领域。目前，在很多语音处 理
13、统中都用到了语音录放模块，采集现场的声音并存起来供以后回放。语音处 理系统的实时性、功耗低、以及对语音信号的保真度都是很影响系统性能的关 键因素。本设计采用的高速 54xDSP 芯片，最高频能达到 160MIPS，能够很好的 解决系统的实时性；采用的数字编解码芯片 TMS320C5402 (以下简称 5402 有 1632 位采样精度，录音回放模式下仅 23mW 的耗。因此，该音频编解码芯片与 54xDSP 的结合是移动数字音频录放系统、现场语音采集系统的理想解决方案。 下面对这几个方面逐个进行简单的分析介绍，并对此语音录放电路的总体 实现和各部分功能模块的论证一选定最终的方案。 2.12.1
14、 采用单片机实现语音回放采用单片机实现语音回放 其系统框图如下: 第 3 页 共 27 页 图 2.1.1 采用单片机实现语音回放系统框图 因单片机接口有限,在一些测量系统中有时要扩展外围接口电路.且单片机 由于固有的结构特点,对高速率的外围语音芯片存在速度匹配问题,因此只能在 对语音要求不高的情况下使用. 2.22.2 采用采用 DSPDSP 芯片芯片 DSP芯片对数据处理的特殊结构使它能轻松的完成一些特殊算法,实现数据 的快速处理.并对数据进行压缩处理得到高压缩比的语音压缩数据.它自带抗混 叠滤波和平滑滤波结构等使得它具有单片机无法与之媲美的优势. 由于大众对生活品质的提高，带动了消费类电
15、子产品的需求，而声音在电 子产品上的呈现要求，从“聆听音乐”进阶到“听觉享受” 。其市场前景广阔。 因此本文选择DSP实现语音的储存与回放。 第三章第三章 系统硬件设计系统硬件设计 TMS320C54X硬件系统基本组成如图所示，根据本设计的特点，下面将选择 性的介绍其中部分原理和设计方法 第 4 页 共 27 页 图3-1 TMS320C54X硬件系统基本组成图 3.13.1 A/DA/D 和和 D/AD/A 接口模块设计接口模块设计 TMS320C54X 有多个 McBSP（多通道缓冲串口） ，通常用于 A/D 转换器和 D/A 转 换器的数据传递接口。本设计采用 TI 公司的音频编解码器
16、TLC320AD50 与 DSP 芯片进行 A/D 和 D/A 接口。 TLC320AD50 提供了高分辨率的模拟信号转换电路，即数模(D/A)转换和模 数（A/D）转换。该接口芯片采用了重复采样的-技术，并且在 A/D 转换前， 信号经过内插滤波器的滤波处理，和抽样滤波器的滤波处理。因此在 TLC320AD50 和输入信号之间只需连接一阶的 RC 滤波器，实现抗混叠输入低通 滤波即可。 TLC320AD50 通过同步串行接口与 DSP 相连接。因为 TLC320AD50 支持主/从模式，所以多信道或输入输出可以通过一个串行接口执 行。TLC320AD50 具有如下特征： （1） 要求直流 3
17、.3V 的数字供电和直流 5V 的模拟供电 （2） 同步串行接口 （3） 要求一阶抗混叠滤波器 第 5 页 共 27 页 （4） 2 补码数据格式的 88 dB 动态范围的 ADC 和 DAC （5） 可编程的 ADC 和 DAC 转换率 （6） 可编程的输入和输出增益控制 （7） 最大转换速率为 22.05kHz 可以使用同步串行口来发送控制配置和执行参数的信息，并由多个数据寄 存器来实现。还可以通过设置寄存器的值来确定器件的操作和执行模式。因此 使用时方便灵活。TLC320AD50 的内部结构如下图 2.1.1 所示： 图 3.1.1TLC320AD50 的内部结构图 因为 TLC320A
18、D50 仅仅有一个帧同步信号，所以将C54X/FSR 和C54X/FSX 帧同步信号与 TMS320AD50/FS 引脚相连接， C54X/CLKX 和C54X/CLKR 时钟同 步控制信号与 TMS320AD50/SCLK 引脚相连接。如图 2.1.2 所示为 TLC320AD50 与 TMS320C5402 DSP 的连接。 第 6 页 共 27 页 图图 3.1.2TLC320AD503.1.2TLC320AD50 与与 TMS320C5402TMS320C5402 的接口图的接口图 3.23.2 McBSPMcBSP 多通道缓冲串口多通道缓冲串口 C54X 提供高速、双向、多通道带缓冲
19、串口 McBSP(Multi-channel buffered serial port)。它可以和其他C54X 器件、编码器等其他串口器 件通信。 （1）McBSP 特点 C54X 的多通道带缓冲串口 McBSP 是在标准串行口的基础上发展起来的， McBSP 特点如下： 全双工通信； 双缓冲发送和三缓冲接收数据寄存器，允许连续的数据流； 独立的收发帧信号和时钟信号； 可以与工业标准的编/解码器、AICS（模拟接口芯片）以及其他 串行 A/D、D/A 芯片接口； 数据传输可以用外部时钟，也可由内部可编程时钟产生； 当利用 DMA 为 McBSP 服务时，串行口数据读/写具有自动缓冲能 力； 支
20、持多种方式的传输接口； 可与 128 个通道进行收发； 支持传输的数据字长可以是 8 位、12 位、16 位、20 位、24 位、 第 7 页 共 27 页 或 32 位； 内置 u 律和 A 律硬件压扩； 对 8 位数据的传输，可选择 LSB 先传或 MSB 先传； 可设置帧同步信号和数据时钟信号的极性； 内部传输时钟和帧同步信号的可编程发生器。 （2）McBSP 结构及工作原理 McBSP 内部结构如图所示，包括数据通路和控制通路两部分，并通过 7 个引 脚与外部器件相连。McBSP 的引脚功能如表 表 3.2.1 McBSP 的引脚功能表 McBSP 控制模块包括内部时钟发生器、帧同步信
21、号发生器以及控制电路和多 通道选择 4 部分。主要功能是产生内部时钟、帧同步信号，并对这些信号进行 控制、多通道的选择，产生中断信号 RINT 和 XINT，出发 CPU 的发送和接收中 断以及产生同步事件 REVTA、XEVTA、REVT 和 XEVT 触发 DMA 接收和发送同步事 件。 第 8 页 共 27 页 DR DX CLKX CLKR FSX FSR CLKS RINT XINT REVT XEVT REVTA XEVTA RSR XSR RBR DRR DXR SPCR RCR XCR SRGR PCR MCR RCER XCER 图 3.2.2McBSP 内部结构图 在时钟信
22、号和帧同步信号的控制下，接收和发送通过 DR 和 DX 引脚与外部 器件直接通信。 C54X 内部 CPU 对 McBSP 操作，利用 16 位控制寄存器，通过片 内外设总线进行存取控制。如图 2.2.2 所示，数据发送过程为：首先写数据于 数据发送寄存器 DXR1，2，然后通过发送移位寄存器 XSR1，2将数据经引脚 DX 移出发送。类似的，数据接收过程为：通过引脚 DR 接收的数据移入接收移 位寄存器 RSR1，2，并复制这些数据到接收缓冲寄存器 RBR1，2，然后再复 制到 DRR1，2，最后由 CPU 或 DMA 控制器读出。这个过程允许内部或外部数 据通信同时进行。如果接收或发送字长
23、 R/XWDLEN 被指定为 8、12、或 16 位模 式时，DRR2、RBR2、RSR2、DXR2、XSR2 等寄存器不能进行写、读和移位操作。 CPU 位或 DMA 控制器可以对其余的寄存器进行操作，这些寄存器及其地址映射 列于表 表 3.2.3 地址 McBSP0McBSP1McBSP2 子地址名称缩写寄存器名称 -RBR1,2 接收移位寄存器 1，2 第 9 页 共 27 页 -RSR1,2 接收缓冲寄存器 1，2 -XSR1,2 发送移位寄存器 1，2 0020H0040H0030H-DRR2x 数据接收寄存器 2 0021H0041H0031H-DRR1x 数据接收寄存器 1 00
24、22H0042H0032H-DXR2x 数据发送寄存器 2 0023H0043H0033H-DXR1x 数据发送寄存器 1 0038H0048H0034H-SPSAx 子地址寄存器 0039H0049H0035H0000HSPCR1x 串口控制寄存器 1 0039H0049H0035H0001HSPCR2x 串口控制寄存器 2 0039H0049H0035H0002HRCR1x 接收控制寄存器 1 0039H0049H0035H0003HRCR2x 接收控制寄存器 2 0039H0049H0035H0004HXCR1x 发送控制寄存器 1 0039H0049H0035H0005HXCR2x 发
25、送控制寄存器 2 0039H0049H0035H0006HSRGR1x 采样率发生寄存器 1 0039H0049H0035H0007HSRGR2x 采样率发生寄存器 2 0039H0049H0035H0008HMCR1x 多通道寄存器 1 0039H0049H0035H0009HMCR2x 多通道寄存器 2 0039H0049H0035H000AHRCERAx 接收通道使能寄存器 A 0039H0049H0035H000BHRCERBx 接收通道使能寄存器 B 0039H0049H0035H000CHXCERAx 发送通道使能寄存器 A 0039H0049H0035H000DHXCERBx 发
26、送通道使能寄存器 B 0039H0049H0035H000EHPCRx 引脚控制寄存器 McBSP 通过一系列存储器映射控制寄存器来进行配置和操作，采用子地址寻 址方式。McBSP 通过复接器将一组子地址寄存器复接到存储器映射的一个位置 上。复接器由子块地址寄存器（SPSAx）控制。子块数据寄存器（SPSDx）指定 子地址寄存器中数据的读/写，其子地址映射方式如表 3.2.2 所示。这种方法的 好处是可以将多个寄存器映射到一个较小的存储器空间。 为访问某个指定的子地址寄存器，首先要将相应的子地址写入 SPSAx，SPSAx 驱动复接器，使其与 SPSDx 相连可，接入相应子地址寄存器所在 第
27、10 页 共 27 页 的实际物理存储位置。当向 SPSDx 写入数据时，数据送入前面子地址寄存器中 所指定的内嵌数据寄存器；当从 SPSDx 读取数据时，也接入前面子地址寄存器 中所指定的内嵌数据寄存器。 (3)McBSP 的初始化 McBSP 的复位两种方式：一种是芯片复位，同时 McBSP 被复位；另一种是 通过设置串口控制寄存器（SPCR）中的相应位，单独使 McBSP 复位。设置 /XRST=/RRST=0 将分别使发送和接收复位，/GRST 将使采样率发生器复位。复位 后，整个串口初始化为默认状态。所有计数器及状态标志均被复位，包括接收 状态标志 RFULL、RRDY 及 RSYN
28、CERR；发送状态标志/XEMPTY、XRDY、及 XSYNCERR。 McBSP 的控制信号，如时钟、帧同步和时钟源都是可以设置的。McBSP 中 各个模块的启动/激活次序对串口的正常操作极为重要。例如，如果发送端是主 控者（负责产生时钟和帧同步信号） ，那么首先就必须保证从属者（在这里也是 数据接收端）处于激活态，准备号接收帧信号以及数据，这样才能保证接收端 不会丢失第一帧数据。 如果采用中断方式，需设置 SPCR 寄存器的（R/X）INTM=00B，这样当 DRR 寄存器中数据已经准备好或可以向 DXR 中写入数据时允许 McBSP 产生中断。 McBSP 的初始化步骤如下： 1) 设置
29、 SPCR 中的/XRST=/RRST=/FRST=0，将整个串口复位。如果在此之 前芯片曾复位，则这步可省略。 2) 设置采样率发生器寄存器（SRGR） 、串口控制寄存器（SPCR） 、引脚控 制寄存器（PCR）和接收控制寄存器（RCR）为需要的值。注意不要改 变第一步设置的位。 3) 设置 SPCR 寄存器中/GRST=1 时采样率发生器退出复位状态，内部的时 钟信号 CLKG 开始由选定的时钟源按预先设定的分频比驱动。如果 McBSP 收发部分的时钟和帧同步信号都是由外部输入，则这一步可省 略。 4) 等待两个周期的传输时钟（CLKR/X）以保证内部正确同步。 5) 在中断选择寄存器中，
30、映射 XINT0/1 和（或）RINT0/1 中断。 第 11 页 共 27 页 6) 使能所映射的中断。 7) 如果发送端不是帧信号主控端（帧同步由外部输入） ，设置/XRST=1 或 /RRST=1，使之退出复位态，此时作为从属的收发端已准备好接收帧 同步信号。新的帧同步中断信号（R/X）INT M=10B）将唤醒该收发 端。 8) 使帧信号主控端退出复位态。 9) 如果 FSGM=1（帧同步由采样率发生器产生） ，设置/FRST=1，使能帧同 步产生，8 个 CLKG 周期后开始输出第一个帧同步信号。如果 FSGM=0，将在每次 DXR 向 XSR 中复制数据时产生帧同步，/FRST 位
31、无 效。不管怎样，此时主控端开始传输数据。 一旦 McBSP 初始化完毕，每一次数据单元的传输都会触发相应的中断，可 以在中断服务程序中完成 DXR 的写入或是 DRR 的读出。 3.33.3 JTAGJTAG 在线仿真调试接口电路设计在线仿真调试接口电路设计 JTAG（Joint test access group）标准，是国际电气和电子工程师协会 IEEE 1990 年公布得 1149.1 标准。它是针对现代超大规模集成电路测试、检测 困难而提出的基于边界扫描机制和标准测试存储口的国际标准。边界扫描就是 对含有 JTAG 逻辑的集成电路芯片边界引脚（外引脚）通过软件完全控制和扫描 观察其状
32、态的方法。这种能力使得高密度的大规模集成芯片在线（在电路板上 及工作状态中）测试成为可能。其原理是在芯片的输入/输出引脚内部安排存储 单元，用来保存引脚状态，并在内部将这些存储单元连接在一起，通过一个输 入脚 TDI 引入和一个输出脚 TDO 引出。正常情况下，这些存储单元（边界单元） 是不工作的，在测试模式下存储单元输入/输出口状态，并在测试存储口 （TAP）的控制下输入/输出。 IEEE 1149.1 标准公布后，TI 公司为其以后的 DSP 器件均设置符合国际标 准的 JTAG 逻辑测试口，通过 JTAG 测试口访问和调试 TI DSP 芯片。仿真电缆 和 DSP JTAG 测试口的连接
33、是通过一个 14 脚的插座头（仿真头）来实现的。仿 真头上信号连接关系如图 2.3.1 所示，其中主要引脚 TDI 和 TDO 是测试数据的 输入和输出，TMS 是测试模式选择，TCK 和 TCKRET 是测试时钟的输出和返回。 第 12 页 共 27 页 12 34 56 78 910 1112 1314 TMS TDI PD(Vcc) TDO TCK-RET TCK EMU0EMU1 GND GND GND No Key /TRST GND 图 3.3.1 仿真头信号连接关系图 图 3.3.2 是当仿真器与 DSP 距离大于 15.24cm 时，DSP 芯片 JTAG 逻辑测试 口和 14
34、 引脚的仿真座之间的连接关系。当二者距离小于 15.24cm 时，如图 2.3.3 所示，它们之间可以不加缓冲驱动器。本设计中考虑到实际操作中的方便，采 用加入缓冲驱动器。 EMU0 EMU1 TRST TMS TDI TDO TCK EMU0 EMU1 /TRST TMS TDI TDO TCK TCK-RET GND GND GND GND PD(Vcc) Vcc Vcc TMS320C5402 1 2 3 4 5 7 8 9 10 1112 13 14 图 3.3.2 距离大于 15.24cm 时加入缓冲驱动器图 EMU0 EMU1 TRST TMS TDI TDO TCK EMU0 E
35、MU1 /TRST TMS TDI TDO TCK TCK-RET GND GND GND GND PD(Vcc) Vcc Vcc TMS320C5402 1 2 3 4 5 7 8 9 10 1112 13 14 如图 3.3.3 距离小于 15.24cm 时不加缓冲驱动器图 第 13 页 共 27 页 3.43.4 时钟及复位电路设计时钟及复位电路设计 3.4.1.3.4.1.时钟电路设计时钟电路设计 一般 C54X 芯片的时钟电路由两种。一种是利用芯片内部的振荡电路与 X1、X2/CLK 引脚之间连接的一只晶体和两个电容组成并联谐振电路如图 3.4.1 所示。它可产生与外加晶体同频率的时
36、钟信号。电容 C1、C2 通常在 030pF 之 间选择，它们可对时钟频率起到微调作用。 另一种方法是采用封装好的晶体振荡器，将外部时钟源直接输入 X2/CLK 引 脚，而 X1 引脚悬空，如图 3.4.2 所示。由于此种方法简单方便，系统设计一般 采用此种方法。但此方法抗干扰能力差，因此本设计中采用了无源晶振。 图 3.4.1.1 内部振荡电路图 图 3.4.1.2 晶体振荡电路图 3.4.23.4.2 复位电路设计复位电路设计 C54X DSP 可以通过复位引脚/RS 使C54X 复位到一个已知状态。为保证 第 14 页 共 27 页 DSP 可靠复位，/RS 引脚必须为低电平，且至少保持
37、 2 个主频（CLKOUT）时钟周 期。当复位发生时，DSP 终止程序运行，并使程序计数器 PC 复位为 0FF80H，地 址总线也变成 0FF80H，数据总线为高阻，/PS、/MSTRB 和 R/W 等信号为高电平。 复位脉冲消失后约 5 个时钟周期，DSP 开始从 0FF80H 处取代码执行。 在设计复位电路时，一般应考虑两种复位需求：一种是上电复位；另一种 是工作中的复位。在系统刚接通电源时，复位电路应处于低电平以使系统从一 个初始状态开始工作。这段低电平时间应该大于系统的晶体振荡器启振时间， 以便避开振荡器启振时的非线性特性对整个系统的影响。通常，晶振需要 100200ms 的稳定时间
38、，则上电复位时间应该=200ms。工作中复位则要求复 位的低电平至少保持 6 个时钟周期，以使芯片的初始化能够正确完成。 1.1. RCRC 复位电路元件参数的选用复位电路元件参数的选用 图 2-4 是一个简单的是一个简单的上电复位加手动复位电路，由图可见， 这是一个 RC 电路，该电路的时间常数 =RC=50*103*10*10-6uF=500ms 由一阶 RC 电路的分析可知，上电后电容 C 通过 Vcc 和电阻 R 充电，电容 C 两端的电压为 VRS=(1-e-1/)*Vcc 设低电平与高电平的分界点为 2V，则由上式可求得复位电平由低变高的时 间为 t0=-In(1-VRS/Vcc)
39、=-500*10-3In(1-2/5)ms=255ms RC 复位电路成本较低，一般情况下能够保证系统正常复位。但其功耗较大， 可靠性差；当电源出现瞬态降落时，由于 RC 的响应速度较慢，无法产生符合要 求的复位脉冲。另外电阻、电容受工作环境特别是温度得影响较大，会给复位 门限值的设计带来困难。由于 DSP 系统的时钟频率较高，在运行中极易产生干 扰和被干扰，甚至出现掉电和死机现象，因此在 C54x 应用系统中一般都不采用 这种 RC 复位电路，而使用性能全、价格低和可靠性高的集成自动监控复位芯片 电路。 第 15 页 共 27 页 /RS TMS320C54X Vcc 50kR 10uF V
40、rs C 图 3.4.2.1 上电复位电路图 2.2.带有监控功能的复位电路带有监控功能的复位电路 监控复位芯片是微处理器系统的监控复位集成电路，它提供上电复位、掉 复位、电压跌落复位、备份电池切换和看门狗定时输出等多种功能；可以监控 供电电源和微处理器的活动状态；提供复位脉冲，有效防止因时序错误而出现 的误操作等。其中，3 只引脚的监控复位芯片仅提供复位功能，其复位输出方 式和复位门限均可选择。复位输出方式有漏极开路低电平输出、推挽式高电平 输出及推挽式低电平输出等。复位门限选择范围 1.65.0V，步长为 100mV。4 只引脚得监控复位芯片除了提供上述功能外，还提供手动复位功能。该功能可
41、 以通过一个手动开关来实现。5 只以上引脚的监控复位芯片不仅提供看门狗功 能，还提供双复位输入或双复位输出等功能。下面对这些功能作一简单介绍。 （1）复位输出 根据芯片的不同可分为低电平复位或高电平复位两种。 低电平复位输出的芯片工作原理是：当电源电压低于复位门限时，复位输出电 平由高变低 ，并一直保持低电平直至电源电压高于复位门限且延迟了一个固定 的复位脉冲宽度时间之后才变为高电平。高电平复位输出的芯片与上述过程刚 好相反。大多数 SOT 封装的复位芯片可提供 5 种标准的复位门限。 MAX6314/MAX6315 则有较宽范围的用户可选门限电压，其复位门限有 2.5 5.0V，而级差 10
42、0mV 的各种电压规范，最小复位延迟时间为 1ms、20ms、40ms、或 1.12ms 等。 （2）看门狗功能 看门狗用来监视微处理器的状态。若微处理器在看门狗 定义的时间内没有输出，看门狗没有收到触发信号，则说明软件操作不正常 （陷入死循环或掉入陷阱等） ，这时监控复位芯片会立即产生一个复位脉冲去复 位微处理器。看门狗的记数时间是可以选择的。许多 5 脚以上封装的监控复位 芯片都带有看门狗定时器，如 MAX823 输出低电平复位脉冲，MAX824 输出高电 平复位脉冲。而 MAX6316/MAX6317/MAX6320 还具有用户可选定门限电压、输出 第 16 页 共 27 页 结构、复位时间延迟和看门狗定时延迟等多种可选功能。 （3）备用电源切换和存储器写保护功能 当电源电压跌落到复位门限以下 且低于后备电源电压时，后备电源切换到被保护的 SRAM，保证不丢失存储数据。 如 MAX1691 内含有一个 3V、125mA/h 的锂电池，具有对 CMOS、SRAM、或 EEPROM 写保护以及看门狗等功能。 图 35.是用带有看门狗功能和电压监测功能的专用复位芯片 MAX706 组成 的复位电路。 1 2 3 45 6 7 8 Vcc MAX707 WDI /RS XF TMS