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1、 摘 要基于浮栅概念的闪存由于其小的单元尺寸和良好的工作性能已经成为最通用的非易失性存储器。本文着重介绍了基于NOR的非易失性存储器的设计，分析了基于NOR的非易失存储器的工作原理和应用前景；设计了一个64位的该寄存器的电路图和版图；通过对版图和电路图DRC和LVS的验证，最终得出了正确的版图和电路图。本文还阐述了关于版图设计方面的相关知识。关键词：存储器；非易失性；NOR；版图设计；DRCAbstractThe flash based on the concept of the floating gate has become the most general nonvolatile mem
2、ory because of its small unit size and good working performance. This paper mainly introduced the design of nonvolatile memory based on NOR gate. The working principles and application prospects of the nonvolatile memory based on NOR gate have been detailed analyzed. The schematic and layout of the
3、64-bit circuit has been designed, which pass through the DRC and LVS, thus verifies the correct designing. This paper also introduces some relevant knowledge about layout design.Keywords: Memory; Non-volatile; NOR; Layout design; DRC目 录第1章 绪论11.1 半导体存储器11.1.1 动态随机存储器（DRAM）11.1.2 静态随机存取存储器（SRAM）21.2
4、非易失性存储器（NVW）31.2.1铁电存储器(FeRAM)31.2.2磁性随机存储器(MRAM)41.3 浮栅场效应管5第2章 基于NOR非易失存储器电路设计7第3章 基于NOR的非易失存储器版图设计93.1 版图设计流程93.2 版图设计规则93.2.1 线宽规则103.2.2 间距规则103.2.3 交叠规则113.2.4 延伸规则113.2.5 天线效应123.3 版图验证123.3.1 DRC（Design Rule Check）设计规则检查133.3.2 LVS(Layout Versus Schematic)版图和电路图一致性检查133.4 基于NOR的非易失版图实现133.4.
5、1 8位8位非易失存储器电路图133.4.2 8位8位非易失存储器版图143.4.3 DRC检测15第4章 结论17参考文献18致谢191818第1章 绪论半导体存储器以其容量大、体积小、功耗低、存取速度快、使用寿命长等特点，已广泛应用于数字系统。1.1 半导体存储器半导体存储器(Semi-conductor memory) 是一种以半导体电路作为存储媒体的存储器，内存储器就是由称为存储器芯片的半导体集成电路组成。按其功能可分为：随机存取存储器（简称RAM）和只读存储器（只读ROM）。RAM包括DRAM（动态随机存取存储器）和SRAM（静态随机存取存储器），当关机或断电时，其中的信息都会随之丢
6、失。DRAM主要用于主存（内存的主体部分），SRAM主要用于高速缓存存储器。 ROM 主要用于BIOS存储器。 按其制造工艺可分为：双极晶体管存储器和MOS晶体管存储器。 按其存储原理可分为：静态和动态两种。 半导体存储器的技术指标主要有： 1. 存储容量：存储单元个数M每单元位数N 2. 存取时间：从启动读(写)操作到操作完成的时间 3. 存取周期：两次独立的存储器操作所需间隔的最小时间 4. 平均故障间隔时间MTBF（可靠性） 5. 功耗：动态功耗、静态功耗1.1.1 动态随机存储器（DRAM）DRAM（Dynamic Random Access Memory），即动态随机存取存储器最为常
7、见的系统内存。DRAM 只能将数据保持很短的时间。为了保持数据，DRAM使用电容存储，所以 必须隔一段时间刷新（refresh）一次，如果存储单元没有被刷新，存储的信息就会丢失。（关机就会丢失数据）。图1-1所示为动态RAM的工作原理。动态RAM也是由许多基本存储元按照行和列来组成的。 图1-1 3管动态RAM的基本存储电路在这个电路中，读选择线和写选择线是分开的，读数据线和写数据线也是分开的。 写操作时，写选择线为1，所以Q1导通，要写入的数据通过Q1送到Q2的栅极，并通过栅极电容在一定时间内保持信息。让我们看一下动态效果 读操作时，先通过公用的预充电管Q4使读数据线上的分布电容CD充电，当
8、读选择线为高电平有效时，Q3处于可导通的状态。若原来存有1，则Q2导通，读数据线的分布电容CD通过Q3、Q2放电,此时读得的信息为0，正好和原存信息相反；若原存信息为0,则Q3尽管具备导通条件，但因为Q2截止，所以，CD上的电压保持不变，因而，读得的信息为1。可见，对这样的存储电路，读得的信息和原来存入的信息正好相反,所以要通过读出放大器进行反相在送往 数据总线。1.1.2 静态随机存取存储器（SRAM）SRAM不需要刷新电路即能保存它内部存储的数据。而DRAM（Dynamic Random Access Memory)每隔一段时间，要刷新充电一次，否则内部的数据即会消失，因此SRAM具有较高
9、的性能，但是SRAM也有它的缺点，即它的集成度较低，相同容量的DRAM内存可以设计为较小的体积，但是SRAM却需要很大的体积，且功耗较大。所以在主板上SRAM存储器要占用一部分面积。主要规格：一种是置于CPU与主存间的高速缓存，它有两种规格：一种是固定在主板上的高速缓存（Cache Memory ）；另一种是插在卡槽上的COAST（Cache On A Stick）扩充用的高速缓存，另外在CMOS芯片1468l8的电路里，它的内部也有较小容量的128字节SRAM，存储我们所设置的配置数据。还有为了加速CPU内部数据的传送，自80486CPU起，在CPU的内部也设计有高速缓存，故在Pentium
10、 CPU就有所谓的L1 Cache（一级高速缓存）和L2Cache（二级高速缓存）的名词，一般L1 Cache是内建在CPU的内部，L2 Cache是设计在CPU的外部，但是Pentium Pro把L1和L2 Cache同时设计在CPU的内部，故Pentium Pro的体积较大。Pentium II又把L2 Cache移至CPU内核之外的黑盒子里。SRAM显然速度快，不需要刷新的操作，但是也有另外的缺点，就是价格高，体积大，所以在主板上还不能作为用量较大的主存。1.2 非易失性存储器（NVW）随着集成电路的高速发展，MOS电路地位越来越重要，MOS的存储结构在电路中广泛应用。但MOS存储结构（
11、如DRAM和SRAM）存在很明显的缺点，就是掉电后所存储的数据会丢失。为了克服这个问题，人们设计出多种非易失且可编程的（除掩模型ROM外）存储器。最近基于浮栅概念的闪存由于其小的单元尺寸和良好的工作性能已经成为最通用的非易失存储器。1.2.1铁电存储器(FeRAM) 铁电存储器是一种在断电时不会丢失内容的非易失存储器，具有高速、高密度、低功耗和抗辐射等优点。当前应用于存储器的铁电材料主要有钙钛矿结构系列，包括PbZr1-xTixO3，SrBi2Ti2O9和Bi4-xLaxTi3O12等。铁电存储器的存储原理是基于铁电材料的高介电常数和铁电极化特性，按工作模式可以分为破坏性读出(DRO)和非破坏
12、性读出(NDRO)。DRO模式是利用铁电薄膜的电容效应，以铁电薄膜电容取代常规的存储电荷的电容，利用铁电薄膜的极化反转来实现数据的写入与读取。铁电随机存取存储器(FeRAM)就是基于DRO工作模式。这种破坏性的读出后需重新写入数据，所以FeRAM在信息读取过程中伴随着大量的擦除/重写的操作。随着不断地极化反转，此类FeRAM会发生疲劳失效等可靠性问题。目前，市场上的铁电存储器全部都是采用这种工作模式。NDRO模式存储器以铁电薄膜来替代MOSFET中的栅极二氧化硅层，通过栅极极化状态(Pr)实现对来自源漏电流的调制，使它明显增大或减小，根据源漏电流的相对大小即可读出所存储的信息，而无需使栅极的极
13、化状态反转，因此它的读出方式是非破坏性的。基于NDRO工作模式的铁电场效应晶体管(FFET)是一种比较理想的存储方式。但迄今为止，这种铁电存储器尚处于实验室研究阶段，还不能达到实用程度。1.2.2磁性随机存储器(MRAM) 从原理上讲，MRAM的设计是非常诱人的，它通过控制铁磁体中的电子旋转方向来达到改变读取电流大小的目的，从而使其具备二进制数据存储能力。理论上来说，铁磁体是永久不会失效的，因此它的写入次数也是无限的。在MRAM发展初期所使用的磁阻元件是被称为巨磁阻(GMR)的结构，此结构由上下两层磁性材料，中间夹着一层非磁性材料的金属层所组成。由于GMR元件需较大电流成为无法突破的难点，因此
14、无法达到高密度存储器的要求。与GMR不同的另一种结构是磁性隧道结 (MTJ)，如图1-2所示。MTJ与GMR元件的最大差异是隔开两层磁性材料的是绝缘层而非金属层。MTJ元件是由磁场调制上下两层磁性层的磁化方向成为平行或反平行来建立两个稳定状态，在反平行状态时通过此元件的电子会受到比较大的干扰，因此反映出较高的阻值；而在平行状态时电子受到的干扰较小得到相对低的阻值。MTJ元件通过内部金属导线所产生的磁场强度来改变不同的阻值状态，并以此记录“0”与“1”的信号。 图1-2 MTJ元件结构示意图MRAM当前面临的主要技术挑战就是磁致电阻太过微弱，两个状态之间的电阻只有30%40%的差异，读写过程要识
15、别出这种差异的话，还有一定的难度。不过，NVE公司于2003年11月宣布，其工程师研制成功迄今为止最高的自旋穿隧结磁阻(SDT)。该公司采用独特材料，室温下在两个稳定状态之间使穿隧磁阻变化超过70%。1.3 浮栅场效应管非易失存储器就是利用基于浮栅结构的闪存器。闪存（Flash）技术利用的场效应管就是浮栅场效应管FLASH技术是采用特殊的浮栅场效应管作为存储单元。这种场效应管的结构与普通场管有很大区别。它具有两个栅极，一个如普通场管栅极一样，用导线引出，称为“选择栅”；另一个则处于二氧化硅的包围之中不与任何部分相连，这个不与任何部分相连的栅极称为“浮栅”。通常情况下，浮栅不带电荷，则场效应管处
16、于不导通状态，场效应管的漏极电平为高，则表示数据1。编程时，场效应管的漏极和选择栅都加上较高的编程电压，源极则接地。这样大量电子从源极流向漏极，形成相当大的电流，产生大量热电子，并从衬底的二氧化硅层俘获电子，由于电子的密度大，有的电子就到达了衬底与浮栅之间的二氧化硅层，这时由于选择栅加有高电压，在电场作用下，这些电子又通过二氧化硅层到达浮栅，并在浮栅上形成电子团。浮栅上的电子团即使在掉电的情况下，仍然会存留在浮栅上，所以信息能够长期保存（通常来说，这个时间可达10年）。由于浮栅为负，所以选择栅为正，在存储器电路中，源极接地，所以相当于场效应管导通，漏极电平为低，即数据0被写入。擦除时，源极加上
17、较高的编程电压，选择栅接地，漏极开路。根据隧道效应和量子力学的原理，浮栅上的电子将穿过势垒到达源极，浮栅上没有电子后，就意味着信息被擦除了。 由于热电子的速度快，所以编程时间短，并且数据保存的效果好，但是耗电量比较大。第2章 基于NOR非易失存储器电路设计只读存储阵列也可以看做是一种简单的组合布尔型网络，他对每个输入组合（即每个地址）都会产生一个指定的输出值。因此，在一个特定的地址存储二进制信息，可以通过被选行（字线）与被选列（位线）间有无数路径（相当于在特定位置有无元件）来实现。接下来，我们将分析MOS阵列的实现方法。考虑如图2-1所示的8位8位存储阵列的情况。在此图中，每一列有一个伪nMO
18、S NOR 门构成，每个门都有一些行信号即字线驱动。如前面一章所述，一次仅有一个字线通过升高电平到Vdd而被激活而其他的字线被保持低电平。如果一个被激活的晶体管位于列和被选行的交点上，那么列的电压将被晶体管下拉到逻辑低电平。如果交点上没有激活的晶体管，那么列电压被pMOS负载器件拉到高电平。这样，交点上没有激活的晶体管时存储逻辑“1”，有激活晶体管时存储逻辑“0”。为了降低静态功耗，图2-1所示的ROM阵列中的pMOS负载晶体管由一个周期性预充电信号驱动，这样就构成了一个动态ROM。图2-1 基于NOR的ROM阵列示例表2-1 基于NOR的64位ROM阵列真值表R1R2R3R4R5R6R7R8
19、C1C2C3C4C5C6C7C810000000010101010100000000110011001000001001100100010000011001100000100001010011000001001001011000000010101010100000000111001100在实际的ROM版图中，阵列在初始制造时，每个行与列的交点都有一个nMOS管。在最后金属蒸溅工序中，省略相应nMOS晶体管漏极、源极或是栅电极的连接就存储“1”。图2-2所示为在一个NOR ROM阵列中，4个nMOS晶体管形成了有两条金属位线和两条多晶硅字线的交点。为了节省芯片面积，每连个相邻行上的晶体管被排列到
20、一条公共地线上，并且按照n型扩散来定路线。为了在特定地址位置存储一个“0”，相应的晶体管漏极必须经过金属扩散触点连到金属位线。另一方面，如果没有这个触点，就是在单元中存储了“1”。 图2-2 一种NOR ROM阵列的版图示例第3章 基于NOR的非易失存储器版图设计集成电路掩模版图设计是实现集成电路制造所必不可少的设计环节，它不仅关系到集成电路的功能是否正确，而且也会极大程度地影响集成电路的性能、成本与功能。近年来迅速发展的计算机、通信、嵌入式或便携式设备中集成电路的高性能低功耗运行都离不开集成电路掩模版图的精心设计。集成电路的出现于飞速发展彻底改变了人类文明和人们日常生活的面目。集成电路是电子
21、电路，但他又不同于一般意义上的电子电路，它把成千上万的电子元件包括晶体管、电阻、电容身甚至电感集成在微小的芯片上，正是这种奇妙的设计和制造方式使它为人类的进步创造了空前绝后的奇迹，而使这种奇迹变为现实的集成电路版图设计。版图设计是创建工程制图（网表）的精确的物理描述的过程，而这一物理描述遵守由制造工艺、设计流程以及通过仿真显示为可行的性能要求所带来的一系列约束。总而言之，版图设计需要通晓基础电学概念、工艺限制及特性：对空间和版图规划拥有良好的想象和直觉得能力：能够学习和使用各种各样的CAD工具。3.1 版图设计流程版图设计的流程由设计方法决定。版图设计的方法可以从不同角度进行分类，按自动化程度
22、大致可分为三类：全自动设计、半自动设计和手工设计。版图设计的流程一般可表述为首先把整个电路划分成若干个模块；然后对版图进行规划，确定各个模块在芯片中的具体位置；完成各个模块的版图及模块之间的互连；最后对版图进行验证。3.2 版图设计规则集成电路的制造必然受到工艺技术水平的限制，受到器件物理参数的制约，为了保证器件正确工作和提高芯片的成品率，要求设计者在版图设计时遵循一定的设计规则，这些设计规则直接由流片厂家提供。影响设计规则的因素有制造成本、成品率、最小特征尺寸、制造设备和工艺的成熟度以及集成电路的市场需求等。设计规则通常有以下两类：l 准则：把大多数尺寸（覆盖，出头等等）约定为l的倍数l与工
23、艺线所具有的工艺分辨率有关，线宽偏离理想特征尺寸的上限以及掩膜版之间的最大套准偏差，一般等于栅长度的一半。优点：版图设计独立于工艺和实际尺寸。微米准则：每个尺寸之间没有必然的比例关系， 提高每一尺寸的合理度；简化度不高。目前一般双极型集成电路的研制和生产，通常采用这类设计规则。在这类规则中，每个被规定的尺寸之间，没有必然的比例关系。这种方法的好处是各尺寸可相对独立地选择，可以把每个尺寸定得更合理，所以电路性能好，芯片尺寸小。缺点是对于一个设计级别，就要有一整套数字，而不能按比例放大、缩小。 下面将主要介绍以微米为单位的设计规则，主要包括：线宽规则、间距规则、交叠规则、延伸规则、包围规则、最小面
24、积规则等。3.2.1 线宽规则最小宽度指封闭几何图形的内边之间的距离如图3-1所示掩膜上定义的几何图形的宽度（和长度）必须大于一个最小值，该值由光刻和工艺水平决定，例如，若矩形多晶硅的宽度太窄，那么由于制造的偏差的影响，可能会导致多晶硅断开或者出现局部大电阻，但是必须注意，无法控制每一层的厚度。在利用DRC(设计规则检查)对版图进行几何规则检查时，对于宽度低于规则中指定的最小宽度的几何图形，计算机将给出错误提示。图3-1 宽度定义3.2.2 间距规则间距指各几何图形外边界之间的距离，如图3-2所示：在同一层掩膜层上，各图形之间的间隔必须大于最小间距，在某些情况下，不同层的掩膜图形间隔也必须大于
25、最小间距。图3-2 间距的定义3.2.3 交叠规则交叠有两种形式：a)一几何图形内边界到另一图形的内边界长度(overlap)，如图3-3(a)b)一几何图形外边界到另一图形的内边界长度(extension)，如图3-3(b) 图3-3 交叠的定义如为了保证接触孔位于多晶硅与第一层金属的正方形区域内，应使多晶硅与第一层金属均在接触孔周围有足够的余量。3.2.4 延伸规则某些图形在与其他图形的边缘外还应至少延伸一个最小长度。例如，为确保晶体管在有源区边缘正常工作，多晶硅栅极必须在有源区以外具有最小延伸。如 图3-4 最小延伸除了上面所说的最小尺寸外，还要遵循一些最大允许尺寸，例如，为了避免“起波
26、”问题，长金属线的最小宽度通常应大于段金属线的最小宽度。3.2.5 天线效应假设一个小尺寸MOS管的栅极与具有很大面积的第一层金属连线接在一起，如图3-5(a)所示，在刻蚀第一层金属时，这片金属像一根“天线”，收集离子，是其电位升高，因此，在制造工艺中，这个MOS管的栅电压可增大到使栅氧化层击穿，并且这种击穿不能恢复。任何与栅连接的大片的导电材料，包括多晶硅本身，都可能产生天线效应。因此，亚微米CMOS工艺通常限制了这种几何图形的总面积，从而将栅氧化层被迫坏的可能性减到最小，如果有必要使用大面积的几何图形，就必须像一样，断开第一层金属。这样当第一层金属被刻蚀时，大部分面积就没有与栅极连接。(a
27、) (b)图3-5 天线效应3.3 版图验证版图验证是指采用专门的软件工具，对版图进行几个项目的验证。这些验证项目包括版图是否符合设计规则；版图有没有错误，即它和电路图是否一致；版图是否存在短路、短路及悬空的节点。只有经历了这些验证过程且合格的版图才能放心的用来制作光刻掩模板，否则，版图设计中的错误，哪怕是一个十分微小的错误都会使制造的芯片报废。集成电路版图常规验证项目包括下列2项：3.3.1 DRC（Design Rule Check）设计规则检查 设计规则是集成电路版图各种几何图形尺寸的规范，DRC是在产生掩模版图形之前，按照设计规则对版图几何图形的宽度、间距及层与层之间的相对位置（间距和
28、套准）等进行检查，一确保设计的版图没有违反预定的设计规则，能在特定的集成电路制造工艺下流片成功，并且具有较高的成品率。不同的集成电路工艺都具有与之相对应的设计规则，因此设计规则检查与集成电路的工艺有关。由于这个验证的重要性，DRC称为版图验证的必做项目。3.3.2 LVS(Layout Versus Schematic)版图和电路图一致性检查LVS是把设计好的版图和电路图进行对照和比较，要求两者达到完全一致，原则上应对一下级方面进行验证：1）所有信号的电气连接关系。包括输入、输出，以及电源信号与相应器件的连接。2）器件尺寸：晶体管的宽度和长度，电阻大小，电容大小。3）识别未包括在电路图中的备用
29、组元和信号，悬空节点就是一个实例。如果有不符合之处将一报告形式输出。LVS通常在DRC检查无误后进行，它是版图验证必做的另一个项目。3.4 基于NOR的非易失版图实现3.4.1 8位8位非易失存储器电路图根据之前规则画出电路图如图3-6所示：图3-6 8位8位非易失存储器电路图3.4.2 8位8位非易失存储器版图根据规定规则，采用CMOS 0.35um工艺做出存储器版图如图3-7所示：图3-7 8位8位非易失存储器版图3.4.3 DRC检测版图DRC结果如图3-8所示：图3-8 DRC检测结果从DRC结果图可以看出，本次所设计的版图不存在设计规则上的错误，即版图设计的线宽、包围和连接上没有问题
30、，应该算是成功的。第4章 结论如上所述，非易失存储器在保持数据方面的卓越表现，必将会带来整个存储器世界的革新。虽然目前非易失存储器最先进就是闪存，生产商们正在开发多种新技术，以便使闪存也拥有像DRAM和SDRAM那样的高速、低价、寿命长等特点。今后，生产聚合物存储器可能会变得像印照片一样简单，但今年才刚刚开始对这种非易失性存储器的生产工艺进行研发。PFRAM的读写次数也有限，并且其读取也是破坏性的，就像FRAM一样。版图设计是一个靠细心和耐心的过程，首先要对整个版图的设计规则有非常深入的了解，记住最容易犯错的地方。在设计电路图的时候，就要考虑如何为版图的设计节省面积，还有对数字电路要有广泛的研
31、究，不能出现明显的电路失误。最后就是要对版图进行一系列的检查，这样才能确保版图的正确性和可用性。经过这次毕业设计我从中学到很多，或许将来我会从事非易失存储器的研发工作，那么现在做的研究都是我以后的宝贵的基础。总之希望我能把这份设计永远保留，这也是我大学或许一生最后一次作业了，我会用心做好。参考文献1 Sung-Mo Kang著. CMOS数字集成电路 .美国：电子工业出版社.20092 H.Y.and Kang著. IC版图设计通用方法.美国：电子工业出版社.19963陆瑞强等著.集成电路设计与布局实战指导.中国：科学出版社.20074朱正涌半导体集成电路M北京：清华大学出版社，20015 姚均蒲双极型和MOS半导体器件原理M. 上海：复旦大学出版社，1990