《半导体集成电路》考试题目及参考答案解读.pdf

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1、1 第一部分考试试题 第 0 章 绪论 1.什么叫半导体集成电路？ 2.按照半导体集成电路的集成度来分，分为哪些类型，请同时写出它们对应的英文缩写？ 3.按照器件类型分，半导体集成电路分为哪几类？ 4.按电路功能或信号类型分，半导体集成电路分为哪几类？ 5.什么是特征尺寸？它对集成电路工艺有何影响？ 6.名词解释：集成度、wafer size、die size、摩尔定律？ 第 1 章 集成电路的基本制造工艺 1.四层三结的结构的双极型晶体管中隐埋层的作用？ 2.在制作晶体管的时候，衬底材料电阻率的选取对器件有何影响？。 3.简单叙述一下pn 结隔离的NPN 晶体管的光刻步骤？ 4.简述硅栅p阱

2、CMOS的光刻步骤？ 5.以p阱CMOS工艺为基础的BiCMOS的有哪些不足？ 6.以N阱CMOS 工艺为基础的 BiCMOS的有哪些优缺点？并请提出改进方法。 7. 请画出 NPN 晶体管的版图，并且标注各层掺杂区域类型。 8.请画出CMOS反相器的版图，并标注各层掺杂类型和输入输出端子。 第 2 章 集成电路中的晶体管及其寄生效应 1.简述集成双极晶体管的有源寄生效应在其各工作区能否忽略？。 2.什么是集成双极晶体管的无源寄生效应？ 3. 什么是 MOS 晶体管的有源寄生效应？ 4. 什么是 MOS 晶体管的闩锁效应，其对晶体管有什么影响? 5. 消除“ Latch-up”效应的方法？ 6

3、.如何解决MOS 器件的场区寄生MOSFET 效应？ 7. 如何解决MOS 器件中的寄生双极晶体管效应？ 第 3 章 集成电路中的无源元件 1.双极性集成电路中最常用的电阻器和MOS 集成电路中常用的电阻都有哪些？ 2.集成电路中常用的电容有哪些。 3. 为什么基区薄层电阻需要修正。 4. 为什么新的工艺中要用铜布线取代铝布线。 5. 运用基区扩散电阻，设计一个方块电阻200 欧，阻值为1K 的电阻，已知耗散功率为 20W/c , 该电阻上的压降为5V,设计此电阻。 第 4 章 TTL 电路 1.名词解释 2 电压传输特性开门/关门电平 逻辑摆幅 过渡区宽度输入短路电流输入漏电流 静态功耗瞬态

4、延迟时间瞬态存储时间瞬态上升时间瞬态下降时间 瞬时导通时间 2. 分析四管标准TTL 与非门（稳态时）各管的工作状态？ 3. 在四管标准与非门中，那个管子会对瞬态特性影响最大，并分析原因以及带来那些困难。 4. 两管与非门有哪些缺点，四管及五管与非门的结构相对于两管与非门在那些地方做了改 善，并分析改善部分是如何工作的。四管和五管与非门对静态和动态有那些方面的改进。 5. 相对于五管与非门六管与非门的结构在那些部分作了改善，分析改进部分是如何工作的。 6. 画出四管和六管单元与非门传输特性曲线。并说明为什么有源泄放回路改善了传输特性 的矩形性。 7. 四管与非门中，如果高电平过低，低电平过高，

5、分析其原因，如与改善方法，请说出你 的想法。 8. 为什么 TTL 与非门不能直接并联？ 9. OC 门在结构上作了什么改进，它为什么不会出现TTL 与非门并联的问题。 第 5 章 MOS 反相器 1. 请给出NMOS晶体管的阈值电压公式，并解释各项的物理含义及其对阈值大小的影响 （即 各项在不同情况下是提高阈值还是降低阈值） 。 2. 什么是器件的亚阈值特性，对器件有什么影响？ 3. MOS晶体管的短沟道效应是指什么，其对晶体管有什么影响？ 4. 请以 PMOS 晶体管为例解释什么是衬偏效应，并解释其对PMOS 晶体管阈值电压和漏源 电流的影响。 5. 什么是沟道长度调制效应，对器件有什么影

6、响？ 6. 为什么 MOS 晶体管会存在饱和区和非饱和区之分（不考虑沟道调制效应）？ 7.请画出晶体管的 DDS IV特性曲线，指出饱和区和非饱和区的工作条件及各自的电流方程 （忽略沟道长度调制效应和短沟道效应） 。 8.给出 E/R 反相器的电路结构，分析其工作原理及传输特性，并计算VTC 曲线上的临界电 压值。 9.考虑下面的反相器设计问题：给定VDD=5V，KN=30uA/V 2 ，VT0=1V 设计一个VOL=0.2V的电阻负载反相器电路，并确定满足 VOL条件时的晶体管的宽长比 (W/L)和负载电阻RL的阻值。 10.考虑一个电阻负载反相器电路：VDD=5V，KN=20uA/V 2

7、，VT0=0.8V，RL=200K，W/L=2。 计算VTC曲线上的临界电压值（VOL、VOH、VIL、VIH）及电路的噪声容限，并评价该直流 反相器的设计质量。 11.设计一个VOL=0.6V的电阻负载反相器，增强型驱动晶体管VT0=1V，VDD=5V 1）求VIL和VIH 2）求噪声容限VNML和VNMH 12.采用MOSFET作为nMOS反相器的负载器件有哪些优点？ 13.增强型负载nMOS反相器有哪两种电路结构？简述其优缺点。 14.以饱和增强型负载反相器为例分析E/E反相器的工作原理及传输特性。 15试比较将nMOS E /E反相器的负载管改为耗尽型nMOSFET后，传输特性有哪些改

8、善？ 16.耗尽型负载nMOS反相器相比于增强型负载nMOS反相器有哪些好处？ 3 17有一nMOS E /D反相器，若VTE=2V，VTD=-2V，KNE/KND=25，VDD=2V，求此反相器的 高、低输出逻辑电平是多少？ 18.什么是CMOS电路？简述CMOS反相器的工作原理及特点。 19. 根据CMOS反相器的传输特性曲线计算VIL和VIH。 20. 求解CMOS反相器的逻辑阈值，并说明它与哪些因素有关？ 21. 为什么的PMOS尺寸通常比NMOS的尺寸大？ 22考虑一个具有如下参数的CMOS反相器电路： VDD=3.3V VTN=0.6V VTP=-0.7V KN =200uA/V

9、2 Kp=80uA/V 2 计算电路的噪声容限。 23. 采用0.35um工艺的CMOS反相器，相关参数如下：VDD=3.3V NMOS：VTN=0.6V NCOX =60uA/V 2 (W/L)N=8 PMOS：VTP=-0.7V pCOX =25uA/V 2 (W/L)P=12 求电路的噪声容限及逻辑阈值。 24设计一个CMOS反相器， NMOS：VTN=0.6V NCOX=60uA/V 2 PMOS：VTP=-0.7V PCOX=25uA/V 2 电源电压为3.3V，LN=LP=0.8um 1）求VM=1.4V 时的WN/WP。 2）此CMOS反相器制作工艺允许VTN、VTP的值在标称值

10、有正负 15%的变化，假定其他参 数仍为标称值，求VM的上下限。 25举例说明什么是有比反相器和无比反相器。 26以CMOS反相器为例，说明什么是静态功耗和动态功耗。 27在图中标注出上升时间tr、下降时间 tf、导通延迟时间、截止延迟时间，给出延迟时间 tpd的定义。若希望 tr=tf，求WN/WP。 第 6 章 CMOS 静态逻辑门 Vin Vout t t 4 1. 画出F=AB的CMOS组合逻辑门电路。 2.用CMOS组合逻辑实现全加器电路。 3.计算图示或非门的驱动能力。 为保证最坏工作条件下， 各逻辑门的驱动能力与标准反相 器的特性相同，N管与P管的尺寸应如何选取？ 4.画出F=A

11、B+CD的CMOS组合逻辑门电路，并计算该复合逻辑门的驱动能力。 5简述CMOS静态逻辑门功耗的构成。 6. 降低电路的功耗有哪些方法？ 7.比较当FO=1时，下列两种8输入的AND门，那种组合逻辑速度更快？ 第 7 章 传输门逻辑 一、填空 1写出传输门电路主要的三种类型和他们的缺点： （1），缺点：； （2），缺点：； （3），缺点：。 2传输门逻辑电路的振幅会由于减小，信号的也较复杂，在多段接续 时，一般要插入。 3. 一般的说，传输门逻辑电路适合逻辑的电路。比如常用的和 。 二、解答题 1分析下面传输门电路的逻辑功能，并说明方块标明的MOS管的作用。 2 5/3 3/10 1 VDD

12、B B A A F 5 2. 根据下面的电路回答问题： 分析电路，说明电路的B区域完成的是什么功能， 设计该部分电路是为了解决NMOS传 输门电路的什么问题？ 3假定反向器在理想的VDD/2时转换, 忽略沟道长度调制和寄生效应，根据下面的传输门 电路原理图回答问题。 （1） 电路的功能是什么？ （2） 说明电路的静态功耗是否为零，并解释原因。 4. 分析比较下面2种电路结构，说明图1的工作原理，介绍它和图2所示电路的相同点和 不同点。 6 图1 图2 5根据下面的电路回答问题。 已知电路B点的输入电压为2.5V，C点的输入电压为0V。当A点的输入电压如图a时， 画出X点和OUT点的波形，并以此

13、说明NMOS和PMOS传输门的特点。 A点的输入波形 6写出逻辑表达式C=AB的真值表，并根据真值表画出基于传输门的电路原理图。 7.相同的电路结构，输入信号不同时，构成不同的逻辑功能。以下电路在不同的输入下可 以完成不同的逻辑功能，写出它们的真值表，判断实现的逻辑功能。 7 图1 图2 8.分析下面的电路，根据真值表，判断电路实现的逻辑功能。 第 8 章 动态逻辑电路 一、填空 1对于一般的动态逻辑电路，逻辑部分由输出低电平的网组成，输出信号与电 源之间插入了栅控制极为时钟信号的,逻辑网与地之间插入了栅控制极为时钟信 号的。 2.对于一个级联的多米诺逻辑电路，在评估阶段： 对 PDN 网只允

14、许有跳变，对 PUN 网只允许有跳变，PDN 与 PDN 相连或 PUN 与 PUN 相连时中间应接入。 二、解答题 1. 分析电路，已知静态反向器的预充电时间，赋值时间和传输延迟都为 T/2 。 说明当输入产生一个 0-1 转换时会发生什么问题? 当 1-0 转换时会如何 ? 如果这样， 描 述会发生什么并在电路的某处插入一个反向器修正这个问题。 2.从逻辑功能，电路规模，速度3方面分析下面2电路的相同点和不同点。从而说明CMOS 动态组合逻辑电路的特点。 8 图 A 图B 3.分析下面的电路，指出它完成的逻辑功能，说明它和一般动态组合逻辑电路的不同,说明 其特点。 4. 分析下面的电路，指

15、出它完成的逻辑功能，说明它和一般动态组合逻辑电路的不同,分析 它的工作原理。 5.简述动态组合逻辑电路中存在的常见的三种问题，以及他们产生的原因和解决的方法。 6. 分析下列电路的工作原理，画出输出端OUT 的波形。 9 7.结合下面电路，说明动态组合逻辑电路的工作原理。 第 9 章 触发器 1.用图说明 如何给SR锁存器加时钟控制。 2.用图说明如何把SR锁存器连接成D锁存器，并且给出所画D锁存器的真值表 10 3.画出用与非门表示的SR触发器的MOS管级电路图 4.画出用或非门表示的SR触发器的MOS管级电路图 5.仔 细 观 察 下 面RS触 发 器 的 版 图 ， 判 断 它 是 或

16、非 门 实 现 还 是 与 非 门 实 现 6.仔 细 观 察 下 面RS触 发 器 的 版 图 ， 判 断 它 是 或 非 门 实 现 还 是 与 非 门 实 现 11 7.下图给出的是一个最简单的动态锁存器，判断它是否有阈值损失现象，若有，说明阈值 损失的种类，给出两种解决方案并且阐述两种方案的优缺点，若没有，写出真值表。 8.下图给出的是一个最简单的动态锁存器，判断它是否有阈值损失现象，若有，说明阈值 损失的种类，给出两种解决方案并且阐述两种方案的优缺点，若没有，写出真值表。 9.下图给出的是一个最简单的动态锁存器，判断它是否有阈值损失现象，若有，说明阈值 损失的种类，给出两种解决方案并

17、且阐述两种方案的优缺点，若没有，写出真值表。 10.解释下面的电路的工作过程画出真值表。 （提示 注意图中的两个反相器尺寸是不同的） 11.解释下面的电路的工作过程画出真值表。 12 12.解释静态存储和动态存储的区别和优缺点比较。 13.阐述静态存储和动态存储的不同的的存储方法。 14. 观 察 下 面 的 图 ， 说 明 这 个 存 储 单 元 的 存 储 方 式 ， 存 储 的 机 理 。 15. 观 察 下 面 的 图 ， 说 明 这 个 存 储 单 元 的 存 储 方 式 ， 存 储 的 机 理 。 13 16.说明锁存器和触发器的区别并画图说明 17.说明电平灵敏和边沿触发的区别，

18、并画图说明 18.建立时间 19.维持时间 20.延迟时间 21.连接下面两个锁存器使它们构成主从触发器，并画出所连的主从触发器的输入输出波 形图 22.简述下时钟重叠的起因所在 23.下图所示的是两相时钟发生器，根据时钟信号把下面四点的的波形图画出 14 24.反相器的阈值一般可以通过什么进行调节 25.施密特触发器的特点 26.说明下面电路的工作原理，解释它怎么实现的施密特触发。 27.画出下面施密特触发器的示意版图。 15 28.同宽长比的PMOS和NMOS谁的阈值要大一些 第 10 章 逻辑功能部件 1、 根据多路开关真值表画出其组合逻辑结构的CMOS 电路图。 2、 根据多路开关真值

19、表画出其传输门结构的CMOS 电路图。 3、计算下列多路开关中P 管和 N 管尺寸的比例关系。 4、根据下列电路图写出SUM 和 C0的逻辑关系式，并根据输入波形画出其 SUM 和 C0的输 出波形。 K1K0Y 1 1 D0 1 0 D1 0 1 D2 0 0 D3 K1K0Y 1 1 D0 1 0 D1 0 1 D2 0 0 D3 16 A B Ci 5、计算下列逐位进位加法器的延迟，并指出如何减小加法器的延迟。 6、画出传输门结构全加器的电路图，已知下图中的P=A B。 7、试分析下列桶型移位器各种sh 输入下的输出情况。 17 8、试分析下列对数移位器各种sh 输入下的输出情况。 第

20、11章 存储器 一、填空 1可以把一个4Mb 的 SRAM 设计成 Hirose90 由 32 块组成的结构，每一块含有128Kb ， 由 1024行和列的阵列构成。行地址（X） 、列地址（Y） 、和块地址（Z）分别 为、位宽。 2对一个512512 的 NORMOS ，假设平均有50%的输出是低电平，有一已设计电路 的静态电流大约等于0.21mA( 输出电压为1.5V 时)，则总静态功耗为 18 ，就从计算得到的功耗看，这个电路设计的（ “好”或“差” ） 。 3.一般的，存储器由、和三部分组成。 4半导体存储器按功能可分为：和；非挥发存储器有 、和； 二、解答题 1确定图1 中 ROM 中

21、存放地址0，1，2 和 3 处和数据值。并以字线WL0 为例，说明原 理。 图 1 一个 44 的 OR ROM 2画一个 2 2 的 MOS OR型 ROM 单元阵列，要求地址0，1 中存储的数据值分别为01 和 00。并简述工作原理。 3. 确定图 2 中 ROM 中存放地址0，1，2 和 3 处的数据值。并简述工作原理。 19 图 2 一个 44 的 NOR ROM 4画一个2 2 的 MOS NOR 型 ROM 单元阵列，要求地址0，1 中存储的数据值分别为 01 和 01。并简述工作原理。 5如图 3 为一个 44 的 NOR ROM ，假设此电路采用标准的0.25 m CMOS 工

22、艺实现 , 确定 PMOS 上拉器件尺寸使最坏的情况下VOL值不会高于1.5V( 电源电压为2.5V) 。这相当 于字线摆为1V 。NMOS 尺寸取 (W/L)=4/2 。 图 3 一个 44 的 NOR ROM 6. 确定图 4 中 ROM 中存放地址0，1，2 和 3 处和数据值。并简述工作原理。 图 4 一个 44 的 NAND ROM 20 7画一个 2 2 的 MOS NAND型 ROM 单元阵列，要求地址0，1 中存储的数据值分别为 10 和 10。并简述工作原理。 8. 预充电虽然在NOR ROM中工作得很好，但它应用到NAND ROM时却会出现某些严重 的问题。请解释这是为什么

23、？ 9. sram ，flash memory ，及 dram 的区别？ 10. 给出单管DRAM 的原理图。并按图中已给出的波形画出X 波形和 BL 波形，并大致标 出电压值。 11试问单管DRAM 单元的读出是不是破坏性的？怎样补充这一不足？（选作）有什么办 法提高 refresh time ？ 12. 给出三管DRAM 的原理图。 并按图中已给出的波形画出X 和 BL1 波形， 并大致标出电 压值。 （选作）试问有什么办法提高refresh time ？ 13对 1T DRAM ，假设位线电容为1pF ，位线预充电电压为1.25V 。在存储数据为1 和 0 时单元电容Cs（50fF ）上

24、的电压分别等于1.9V 和 0V。这相当于电荷传递速率为4.8% 。求 读操作期间位线上的电压摆幅。 14. 给出一管单元DRAM 的原理图，并给出版图。 15以下两图属于同类型存储器单元。试回答以下问题： 21 （1） ：它们两个都是哪一种类型存储器单元？分别是什么类型的？ （2） ：这两种存储单元有什么区别？分别简述工作原理。 16画出六管单元的SRAM 晶体管级原理图。并简述其原理。 第 12 章 模拟集成电路基础 1. 如图 1.1 所示的电路，画出跨导对VDS的函数曲线。 图 1.1 2.如图 1.3所示，假设 VTH 0 0.6V,=0.4V 2 1 ,而 F 2=0.7V 。如果

25、 V X 从到 0变化，画 出漏电流的曲线。 22 +1. 2V2V Id M 1 V x 图 1.3 3 保持所有其他参数不变，对于L=L1和 L=2L1，画出 MOSFET 的 I D 随V DS 变化的 特性曲线。 4 什么叫做亚阈值导电效应？并简单画出log I D -V GS 特性曲线。 5画出图1.7 中 M1的g m 和 g mb 随偏置电流I1的变化草图。 23 Vdd X I1 M 1 图 1.7 6. 假设图1.9中的M1被偏置到饱和区，计算电路的小信号电压增益。 24 Vdd M1 I1 Vin Vout 图 1.9 7比较工作在线性区和饱和区的MOS 为负载时的共源级的

26、输出特性。 8在图1.10（a）所示的源跟随器电路中，已知 1 LW=20/0.5，I1=200A,V TH 0 =0.6V, F 2 =0.7V, nCox =50A/V 2 和=0.4V 2 1 。 （a）计算V Vin 2 .1时的 Vout 。 （b）如果 I1 用图 1.10（b）中的 M2来实现，求出维持M2工作在饱和区时 2 LW的最 小值。 25 图 1.10（ a）图 1.10（ b） 9如图1.11所示，晶体管M1得到输入电压的变化 V，并按比例传送电流至50的传输 线上。在图1.11（a）中，传输线的另一端接一个50的电阻；在图1.11（b）中，传输线 的另一端接一个共栅

27、极。假设0。计算在低频情况下，两种接法的增益 V V in out 。 M1 Rd Vdd 图1.11（a） Vdd M1 I1 Vin Vout 26 图 1.11（b） 10什么是差动信号？简单举例说明利用差动信号的优势。 11在图1.12所示的电路中，M2管的宽度是 M1的两倍。计算V in1 和V in 2 的偏置值相等时 的小信号增益。 图 1.12 12 图1.13电路中，用一个电阻而不是电流源来提供1mA的尾电流。已知： 2, 1 LW 25/0.5，V TH =0.6V, nCox =50A/V 2 ，0，V DD =3V。 （a）如果 R ss 上的压降保持在0.5V，则输入

28、共模电压应为多少？ 27 （b）计算差模增益等于5时 RD 的值。 图 1.13 13在图 1.14（a）中，假设所有的晶体管都相同，画出当 V X 从一个大的正值下降时 I X 和 V B 的草图。 M 1 Vdd N Iref B A V x M 0 M 3 M 2 图 1.14（a） 14在图 1.15 中，如果所有的管子都工作在饱和区，忽略沟道长度调制，求M4的漏电流。 16假设图 1.16 中所有的晶体管都工作在饱和区，且 3 LW= 4 LW，0， 求 I out 的表达式。 28 M 1M 2 Iref V dd M 3M 4 I out 图 1.15 M 1 M 2 V dd

29、M 3M 4 I out R s 图 1.16 17. 简要叙述与温度无关的带隙基准电压源电路的基本原理。 18. 图 11.17 中，电路被设计成额定增益为10，即 1 RR 21 =10。要求增益误差为1， 确定 A 1 的最小值。 29 Vi n Vout R 1 R 2 A 1 AM P 图 1.17 第 13 章 A/D、D/A 变换器 1.简单给出D/A 变换器的基本原理 2.给出 DAC 的主要技术指标及含义。 3 试比较几种常用的DAC 的优缺点。 4一个 D/A 变换器有10V 的满量程输出， 且分辨率小于40mV，问此 D/A 变换器至少需要 多少位？ 5在图 2.1 中所

30、示的T 型 D/A 变换器中，设N8，V REF 10V 。当输入分别为10000000 及 01111111时，求输出电压值。 S 0S 1S 2S 3S 4S 5S 6S 7 V ref M RRRRRRRR 2R2R2R2R2R2R2R2R2R R f =3R AMP 图 2.1 6.画出一个简单的用传输门实现的电压定标的3 位 DAC 。 7D/A 变换器的设计原则应从几个方面权衡。 30 8简单给出A/D 变换器的基本原理。 9给出 ADC 的主要技术指标及含义。 10试比较几中常用A/D 变换器的优缺点，并指出它们在原理上各有何特点。 11一个 4 位逐次逼近型A/D 变换器，若满

31、量程电压为5V，请画出输入电压为2.8V 时的 判决图。 第二部分参考答案 第 0 章 绪论 1.通过一系列的加工工艺，将晶体管，二极管等有源器件和电阻，电容等无源元件，按一定 电路互连。集成在一块半导体基片上。封装在一个外壳内，执行特定的电路或系统功能。 2.小规模集成电路（SSI） ，中规模集成电路（MSI ） ，大规模集成电路（VSI） ，超大规模集 成电路（ VLSI ） ，特大规模集成电路（ULSI ） ，巨大规模集成电路（GSI） 3.双极型（ BJT）集成电路，单极型（MOS）集成电路，Bi-CMOS 型集成电路。 4.数字集成电路，模拟集成电路，数模混合集成电路。 5.集成电路

32、中半导体器件的最小尺寸如MOSFET 的最小沟道长度。是衡量集成电路加工和 设计水平的重要标志。它的减小使得芯片集成度的直接提高。 6.名词解释： 集成度：一个芯片上容纳的晶体管的数目 wafer size：指包含成千上百个芯片的大圆硅片的直径 die size：指没有封装的单个集成电路 摩尔定律：集成电路的芯片的集成度三年每三年提四倍而加工尺寸缩小2倍。 第 1 章 集成电路的基本制造工艺 1.减小集电极串联电阻，减小寄生PNP 管的影响 2.电阻率过大将增大集电极串联电阻，扩大饱和压降，若过小耐压低，结电容增大，且外延 时下推大 3. 第一次光刻： N+隐埋层扩散孔光刻 第二次光刻：P隔离

33、扩散孔光刻 第三次光刻：P型基区扩散孔光刻 第四次光刻： N+ 发射区扩散孔光刻 第五次光刻：引线孔光刻 第六次光刻：反刻铝 4.P 阱光刻，光刻有源区，光刻多晶硅，P+区光刻， N+区光刻，光刻接触孔，光刻铝线 5.NPN 晶体管电流增益小，集电极串联电阻大，NPN 管的 C 极只能接固定电位 6.首先 NPN 具有较薄的基区，提高了其性能：N 阱使得 NPN 管 C 极与衬底断开，可根据电 路需要接任意电位。缺点：集电极串联电阻还是太大，影响其双极器件的驱动能力。改进方 法在 N 阱里加隐埋层，使NPN 管的集电极电阻减小。提高器件的抗闩锁效应。 2 31 7. 8. B E C n n

34、+ p + S n+-BL P p+ n + p B E C S p p + n n + n + 32 第 2 章 集成电路中的晶体管及其寄生效应 1.PNP 管为四层三结晶体管的寄生晶体管，当 NPN 晶体管工作在正向工作区时，即 NPN 的 发射极正偏，集电极反偏，那么寄生晶体管的发射极反偏所以它就截止，对电路没有影响。 当 NPN 处于反向工作区时，寄生管子工作在正向工作区，它的影响不能忽略。当 NPN 工作 在饱和区时寄生晶体管也工作在正向工作区，它减小了集电极电流，使反向NPN 的发射极 电流作为无用电流流向衬底。此时寄生效应也不能忽略 2.在实际的集成晶体管中存在着点和存储效应和从

35、晶体管有效基区晶体管要引出端之间的 欧姆体电阻，他们会对晶体管的工作产生影响。 3. MOS 晶体管的有源寄生效应是指MOS 集成电路中存在的一些不希望的寄生双极晶体管、 场区寄生MOS 管和寄生PNPN（闩锁效应） ，这些效应对MOS 器件的工作稳定性产生极大 的影响。 4. 在单阱工艺的MOS 器件中（ P 阱为例），由于 NMOS 管源与衬底组成PN 结，而 PMOS 管的源与衬底也构成一个PN 结，两个 PN 结串联组成PNPN 结构，即两个寄生三极管(NPN 33 和 PNP)，一旦有因素使得寄生三极管有一个微弱导通，两者的正反馈使得电流积聚增加， 产生自锁现象。 影响：产生自锁后，

36、如果电源能提供足够大的电流，则由于电流过大，电路将被烧毁。 5.版图设计时： 为减小寄生电阻Rs 和 Rw，版图设计时采用双阱工艺、多增加电源和地接触 孔数目，加粗电源线和地线，对接触进行合理规划布局，减小有害的电位梯度； 工艺设计时：降低寄生三极管的电流放大倍数：以N 阱 CMOS 为例，为降低两晶体管的放 大倍数， 有效提高抗自锁的能力，注意扩散浓度的控制。为减小寄生PNP 管的寄生电阻Rs， 可在高浓度硅上外延低浓度硅作为衬底，抑制自锁效应。 工艺上采用深阱扩散增加基区宽度 可以有效降低寄生NPN 管的放大倍数； 具体应用时：使用时尽量避免各种串扰的引入，注意输出电流不易过大。 6. 在

37、第二次光刻生成有源区时，进行场氧生长前进行场区离子注入，提高寄生MOSFET 的 阈值电压，使其不易开启；增加场氧生长厚度，使寄生MOSFET 的阈值电压绝对值升高， 不容易开启。 7. （1）增大基区宽度：由工艺决定； （ 2）使衬底可靠接地或电源。 第 3 章 集成电路中的无源元件 1. 双极性集成电路中最常用的电阻器是基区扩散电阻MOS 集成电路中常用的电阻有多 晶硅电阻和用MOS 管形成的电阻。 2. 反偏 PN 结电容和MOS 电容器。 3. 基区薄层电阻扩散完成后，还有多道高温处理工序，所以杂质会进一步往里边推，同时 表面的硅会进一步氧化。形成管子后，实际电阻比原来要高，所以需要修

38、正。 4. 长时间较的电流流过铝条，会产生铝的电迁移的现象，结果是连线的一端生晶须，另一 端则产生空洞，严重时甚至会断裂。 5. r(L/W)=R=1K L/W=5 I=V/R=1mA P=(I*I*r)/(WL) 公式变形 W=6.32 注意： 这里各单位间的关系，宽度是微米时，要求电流为毫安，功率的单位也要化成相应的 微米单位。 第 4 章 TTL 电路 1. 名词解释 电压传输特性：指电路的输出电压VO 随输入电压Vi 变化而变化的性质或关系（可用曲线 表示，与晶体管电压传输特性相似）。 开门 /关门电平： 开门电平 VIHmin- 为保证输出为额定低电平时的最小输入高电平(VON) ；

39、关 门电平 VILmax- 为保证输出为额定高电平时的最大输入低电平(VOFF) 。 逻辑摆幅： -输出电平的最大变化区间，VL=VOH-VOL。 过渡区宽度：输出不确定区域（非静态区域）宽度，VW=VIHmin-VILmax。 输入短路电流IIL- 指电路被测输入端接地，而其它输入端开路时，流过接地输入端的电流。 34 输入漏电流 （拉电流， 高电平输入电流，输入交叉漏电流）IIH- 指电路被测输入端接高电平， 而其它输入端接地时，流过接高电平输入端的电流。 静态功耗 -指某稳定状态下消耗的功率，是电源电压与电源电流之乘积。电路有两个稳态， 则有导通功耗和截止功耗，电路静态功耗取两者平均值，

40、称为平均静态功耗。 瞬态延迟时间td-从输入电压Vi 上跳到输出电压Vo 开始下降的时间间隔。Delay-延迟。 瞬态下降时间tf-输出电压Vo 从高电平VOH 下降到低电平VOL 的时间间隔。 Fall- 下降。 瞬态存储时间ts-从输入电压Vi 下跳到输出电压Vo 开始上升的时间间隔。Storage-存储。 瞬态上升时间tr-输出电压Vo 从低电平VOL 上升到高电平VOH 的时间间隔。 Rise-上升。 瞬态导通延迟时间tPHL-（实用电路）从输入电压上升沿中点到输出电压下降沿中点所需 要的时间。 2.当输入端的信号，有任何一个低电平时： Q1 饱和区Q2 截至区Q3 饱和区Q4 截至区

41、 当输入端的信号全部为高电平时： Q1 反向区Q2 饱和区Q3 饱和区Q4 饱和区 3. Q5 管影响最大，他不但影响截至时间，还影响导通时间。 当输出从低电平向高电平转化时，要求Q5 快速退出饱和区，此时如果再导通时IB5 越大，则保和深度约大，时间就越长。 当输出从高电平向低电平转化时，希望Q5 快速的存储的电荷放完，此时要求IB5 尽 可能的大。设计时， IB5 的矛盾带来了很大的困难。 4. 两管与非门：输出高电平低，瞬时特性差。 四管与非门： 输出采用图腾柱结构Q3-D ，由于 D 是多子器件， 他会使 Tplh 明显下 降。 D 还起到了点评位移作用，提高了输出电平。 五管与非门：

42、达林顿结构作为输出级，Q4 也起到点评位移作用，达林顿电流增益大， 输出电阻小，提高电路速度和高电平负载能力。 四管和五管在瞬态中都是通过大电流减少Tplh. 静态中提高了负载能力和输出电平。 5. 六管单元用有源泄放回路RB-RC-Q6 代替了 R3 由于 RB 的存在，使Q6 比 Q5 晚导通，所以Q2 发射基的电流全部流入Q5 的基极，是 他们几乎同时导通，改善了传输特性的矩形性，提高了抗干扰能力。当Q5 饱和后 Q6 将会 替它分流，限制了Q5 的饱和度提高了电路速度。 在截至时Q6 只能通过电阻复合掉存储电荷，Q6 比 Q5 晚截至，所以Q5 快速退出饱和 区。 6. 35 由于六管

43、单元在用了有源泄放回路，使 Q2-Q5 同时导通， 四管单元由于Q2 进入饱和后， 电 阻对 Q5 的基极电流有分流作用，四管单元此时是由于Q2 进入饱和区而Q5 还未进入饱和 区 BC 段是所对应的传输特性曲线。所以说改善了传输特性的矩形性。 7. 输出高电平偏低：VCE3 和 R5 上的电压过大，可以通过减小VCE3 和 IC3 来实现。 输出高电平偏高：VCE5 上的电压偏高，可以通过增加IB5 来增大 Q5 饱和度。 8. 当电路直接并联后，所有高电平的输出电流全部灌入输出低电平的管子，可能会使输出 低电平的管子烧坏。并会使数出低电平抬高，容易造成逻辑混乱。 9. 去掉 TTL 门的高

44、电平的驱动级，oc 门输出端用导线连接起来，接到一个公共的上拉电阻 上，实施线与，此时就不会出此案大电流灌入，Q5 不会使输出低电平上升造成逻辑混乱。 第 5 章 MOS 反相器 1.答：公式： B TMSF OX Q V =-2- C SSI OXOX QQ CC 其中： MS为了消除半导体和金属的功函数差，金属电极相对于半导体所需要加的 外加电压，一般情况下，金属功函数值比半导体的小， MS一般为负。 F 2是开始出现强反型时半导体表面所需的表面势，也就是跨在空间电荷区 上的电压降。对于NMOS 数值为正 B OX Q C 是为了支撑半导体表面出现强反型所需要的体电荷所需要的外加电压。 于

45、 NMOS 数值为正 四管单元六管单元 B C 36 SS OX Q C 是为了把绝缘层中正电荷发出的电力线全部吸引到金属电极一侧所需加 的外加电压，对于绝缘层中的正电荷，需要加负电压才能其拉到平带，一般为负。 I OX Q C 是为了调节阈值电压而注入的电荷产生的影响，对于NMOS ， 注入 P 型杂质，为正值。 2. 答：器件的亚阈值特性是指在分析MOSFET 时，当 Vgs0，源与衬底的PN 结反偏，耗尽层电荷增加，要维持原来的导电水平，必须使阈值电 压（绝对值）提高，即产生衬偏效应。 影响：使得PMOS 阈值电压向负方向变大，在同样的栅源电压和漏源电压下其漏源电 流减小。 5. 答：

46、MOS 晶体管存在速度饱和效应。器件工作时，当漏源电压增大时，实际的反型层沟 道长度逐渐减小，即沟道长度是漏源电压的函数，这一效应称为“沟道长度调制效应”。 影响： 当漏源电压增加时，速度饱和点在从漏端向源端移动，使得漏源电流随漏源电压 增加而增加，即饱和区D 和 S之间电流源非理想。 6. 答：晶体管开通后，其漏源电流随着漏源电压而变化。当漏源电压很小时，随着漏源电 压的值的增大， 沟道内电场强度增加，电流随之增大，呈现非饱和特性；而当漏源电压超过 一定值时，由于载流子速度饱和（短沟道）或者沟道夹断（长沟道），其漏源电流基本不随 漏源电压发生变化，产生饱和特性。 7. 答： 37 非饱和区：

47、 条件： DSGSTH 01 3）Vin=VIL时, MI：VGS=Vin=VIL VDS=Vout VDSVGS-VT0 MI饱和导通 IR=(VDD-Vout)/RL IM=1/2 KN (VGS - VT0) 2 =1/2 KN (Vin - VT0) 2 IM=IR，对 Vin微分，得： -1/RL(dVout/dVin)= KN (Vin - VT0) Vin Vout VOH VOL 0 dVout/dVin=-1 dVout/dVin=-1 VIL VIH Vin Vout 0 VDD KNRL 39 dVout/dVin=-1 VIL=Vin=V T0+1/KNRL 此时 Vo

48、ut=VDD-1/2K NRL 4）Vin=VIH时, MI：VGS=Vin=VIH VDS=Vout VDSVGSL-V TL ML始终饱和导通 Vout= VOH= VDD-VTL 2）Vin= VDD时， Vout=VOL Vin Vout VDDVSS Vin Vout VDD Vin Vout VDD ML MI G D S 41 MI：VGSI=Vin=VDD VDSI=Vout=VOL VDSI VGSD - VTD MD始终饱和导通 Vout= VOH= V DD，改善了高电平传输特性 2）Vin= VDD，Vout= VOL ME：VGSE=Vin=VDD VDSE=Vout

49、=VOL VDSEVGSN- VTN MN饱和导通 IDSN =1/2 KN(VGSN - VTN) 2 =1/2KN(VIL- VTN) 2 MP：- VGSP = VDD - Vin= VDD - VIL - VDSP = VDD - Vout - VDSP - V GSP (-VTP) MP饱和导通 IDSP =1/2 KP(-VGSP - |VTP|) 2 =1/2KP(VDD-VIH-|VTP|) 2 IDSN = IDSP，对 VIH微分，得： KN(VIH-VTN) (dVout/dVin)+Vout-Vout(dVout/dVin)=KP(VDD-VIH-|VTP|) Vin Vout VDD 0 dVout/dVin=-1 dVout/dVin=-1 Vin=Vout VIL VIH 45 dVout/dVin=-1 VIH=VDD+V TP +KR(2Vout +VTN) /(1+KR) 其中 KR =KN/KP 20. 解： Vin =VM， NMOS 、PMOS 均饱和导通 IDSN =1/2NCOX(W/L)N(VGSN - VTN) 2 =1/2KN(VM-