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1、东南大学 - 数字电路实验 - 第 4 章 - 时序逻辑电 路-作者 : _-日期 : _东南大学电工电子实验中心实 验 报 告课程名称：数字逻辑电路设计实践第 4 次实验实验名称：基本时序逻辑电路院 （系）： 信息科学与工程学院姓名：学号：实 验 室 :实验组别：同组人员：无实验时间：评定成绩：审阅教师：专业： 信息工程时序逻辑电路一、实验目的1. 掌握时序逻辑电路的一般设计过程；2. 掌握时序逻辑电路的时延分析方法，了解时序电路对时钟信号相关参数的基本要求；3. 掌握时序逻辑电路的基本调试方法；4. 熟练使用示波器和逻辑分析仪观察波形图，并会使用逻辑分析仪做状态分析。二、实验原理1. 时序
2、逻辑电路的特点（与组合电路的区别）：具有记忆功能，任一时刻的输出信号不仅取决于当时的输出信号，而且还取决于电路原来的值，或者说还与以前的输入有关。2.时序逻辑电路的基本单元触发器（本实验中只用到D 触发器）触发器实现状态机（流水灯中用到）3. 时序电路中的时钟1) 同步和异步（一般都是同步，但实现一些任意模的计数器时要异步控制时钟端）2) 时钟产生电路（电容的充放电）：在内容3 中的 32768Hz 的方波信号需要自己通过电路产生，就是用到此原理。4. 常用时序功能块1) 计数器（ 74161）a) 任意进制的同步计数器：异步清零；同步置零；同步置数；级联b) 序列发生器通过与组合逻辑电路配合
3、实现（计数器不必考虑自启动）2) 移位寄存器（ 74194）a) 计数器（一定注意能否自启动）b) 序列发生器（还是要注意分析能否自启动）三、实验内容1. 广告流水灯a. 实验要求用触发器、组合函数器件和门电路设计一个广告流水灯，该流水等由8 个LED 组成，工作时始终为1 暗 7 亮，且这一个暗灯循环右移。写出设计过程，画出设计的逻辑电路图，按图搭接电路。将单脉冲加到系统时钟端，静态验证实验电路。将 TTL 连续脉冲信号加到系统时钟端，用示波器和逻辑分析仪观察并记录时钟脉冲 CLK 、触发器的输出端 Q2、Q1、Q0 和 8 个 LED 上的波形。b实验数据 设计电路。1） 问题分析流水灯的
4、 1 暗 7 亮对应 8 个状态，故可采用3 个触发器实现；而且题目要求输出8个信号控制8 个灯的亮暗，故可以把3 个触发器的输出加到3-8 译码器的控制端，对应的8 个译码器输出端信号控制8 个灯的亮暗。2） 设三个触发器输出端状态为Q2Q1Q0，则状态图如下状态转换卡诺图：Q1n Q0n0001Q2n00010101101110每个输出端状态转换卡诺图为：Q2n 1Q1n 1Q1nQ0n00011110Q2n0001011101Q0n 1Q1n Q0n00011110Q2n0100111001根据卡诺图得到逻辑表达式:Q2 n 1Q2 n(Q1n Q0n )Q1n 1Q1nQ0nQ0n 1
5、Q0n1110100011000111Q1nQ0n00011110Q2n00101101013） 根据以上分析设计出最终电路图如下： 静态验证动态验证波形记录：2. 序列发生器实验要求用触发器设计一个具有自启动功能的 01011序列发生器。1) 写出设计过程，画出设计的逻辑电路图。AnBnCnDnAn+1B n+1C n+1D n+10101101110110110011011011101101010100101用 Multisim 进行化简处理，得：An+1=BnBn+1=CnCn+1=DnDn+1=An+Dn= （An+Dn ） 2) 按图搭接电路，将单脉冲加到系统时钟端，静态验证实验电路
6、。3) 将 TTL 连续脉冲信号加到系统时钟端，用示波器和逻辑分析仪观察并记录时钟脉冲 CLK 、触发器的输出端上的波形。3. 智力竞赛抢答器4. 简易数字钟实验要求：设计一只只有小时和分钟功能的简易数字钟，输入时钟脉冲周期为 1min，四位数码管用于显示，高位用于显示小时，低位用于显示分钟。设计电路图如下：分钟（低、高位）小时（低、高位）实验中遇到的困难及解决过程：1)实际电路时，不能单纯的只想着设计60-24 的计数器，这样容易分解成6*10 和 3*8, 但因要用电子数码管输出，就只能分解为10*6 （顺序）和 20+3，就要用到 7420，级联方式不一样。2)电子数码管输出时，如不考虑
7、74161置零的延迟，就会出现先有19分，再有 10 分、11 分的情况，所以必须考虑74161 的置零的延迟，故需给74161 的时钟加非门。（实际的芯片没有非门，故不用处理这个延迟，不用再加非门）3) 74161 与数码管连接时注意高低位的连接顺序，否则会出现乱码。4)测试的时候要各种情况都测试到。我开始测试的时候，没有测试到23:59 的情况，后来发现时钟到23:59 后不置零，设计存在缺陷，又重新设计最后才做对.5) 实际测试时会有开始置零不对、线接触不好等因素影响实验结果，要仔细排查才能得出正确结论。5. 序列发生器a. 实验要求分别用 MSI 计数器和移位寄存器设计一个具有自启动功
8、能的01001 序列信号发生器。 写出设计过程，画出电路逻辑图。 搭接电路，并用单脉冲静态验证实验结果。 加入 TTL 连续脉冲，用双踪示波器和逻辑分析仪观察并记录时钟脉冲 CLK 、序列输出端的波形。b. 实验数据（一）用 MSI 计数器设计 设计电路。1） 问题分析：码的长度为 5，需要一个模 5 的计数器，由于计数器自身的特点排除了冗余状态影响，因此不需要考虑自启动问题。3-8 译码器的每一路输出，是各地址变量组成函数的一个最小项的反变量，利用其中一部分输出端输出的与非关系，也就是它们相应最小项的或逻辑表达式，能实现各种逻辑函数。将状态表中所有 Y=1 的项取出来与非，可实现序列发生器的
9、组合逻辑功能。2）状态转换表如下：QCQBQAY00000011010001101001YQC QBQAQC QB QA3）根据以上分析，用计数器 74LS161 和译码器 74LS138 加门电路设计电路图如下：4） 用 Multisim 模拟，逻辑分析仪观察波形如下：（从上到下5 个波形分别为QA,QB.QC,输出 Y 及时钟信号）可见，输出端即最后一行实现了01001 的序列发生器的功能。 静态验证动态验证波形记录：i. 用示波器观察波形（ ch1 为时钟信号， ch2 为输出端）：（二）用移位寄存器设计 设计电路。1） 问题分析：顾名思义，移位寄存器的功能便是实现数据的移动。可用其一个
10、输出端输出题目要求的 01001 的序列，以此结合移位功能可列出状态转换表。列出置数端 DSR 关于四个输出状态的卡诺图，得到逻辑表达式，再利用门电路实现。2）不妨用右移功能，状态转换表如下：Q3(Y)Q2Q1Q0D-SRSLSR01001011001001001010101010011010001DSR关于四个输出状态的卡诺图:Q3Q2Q1Q00001111000XXX10110XX11XXXX10X0X0DSR得到逻辑表达式DSRQ3Q2Q1Q03）根据以上分析，得到电路图设计如下：5） 4）用 Multisim 模拟，逻辑分析仪观察波形如下：（从上到下 5 个波形分别为时钟信号 ,QA,QB,QC,QD ，其中 QD 为最终输出信号）五行波形分别为时钟，移位寄存器的输出端 QAQD 及最终输出端（即序列发生端）。可见，输出端即最后一行实现了 01001 的序列发生器的功能。 静态验证动态验证波形记录：示波器观察波形（上边为时钟信号，下边为输出端信号）：-THE END, THERE IS NO TXT FOLLOWING.-