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1、2008 年第22 卷第2 期测试技 术 学 报V o l. 22 N o. 2 2008(总第68期)JO URNAL O F TEST AND M EASUREM ENT TECHNOLO GY(Sum N o. 68)文章编号:1671 7449 (2008) 02 0099 04基于 F P GA 的全同步数字频率计的设计与实现包本刚1 ,何怡刚2 , 谭永宏1(1.湖南科技学院电子工程与物理系, 湖南永州 425100; 2. 湖南大学电气学院, 湖南长沙 410082)摘要: 利用全同步频率测量原理, 通过 FPGA (F ield P rogramm a lbe Ga ta A
2、rray) 芯片, 运用V HDL 语言编程设计一个全同步数字式频率计,消除了 1 的计数误差, 测频范围在 DC 100 M H z, 给出了各模块的V HDL 设计方法和仿真波形.FPGA芯片构成系统板, 具有较高的实用性和可靠性.22 2并且可以利用X关键词:FPGA ;全同步; 频率计; V HDL 语言中图分类号:T P 27文献标识码: AIm plem en ta tion of a Com plete Synchron iza tionD ig ita l Frequency M eter Ba sed on FPGABAO B engang1 , H E Y igang2 ,
3、TAN Yonghong1(1. D ep t. of Physics and E lectrica l Engineering, H unan U n iversity of Science and Engineering, Yongzhou 425100, Ch ina; 2. Co llege of E lectrica l and Info rm a tion Engineering, H unan U n ivsity, Changsha 410082, Ch ina)Abstract:A com p lete synch ron iza t ion d ig ita l frequ
4、ency m eter is designed u sing FPGA ch ip by V HDLlanguage p rog ramm ing acco rd ing to the com p lete synch ron iza t ion m ea su rem en t theo ry. It elim ina tes 1 coun t erro r w ith an accu ra te frequency m ea su ring range of DC 100 M H z. T h is p ap er g ives the designapp roach by V HDLan
5、d the sim u la t ion w avefo rm of every m odu le of the m eter. A sy stem boa rd can bem ade w iththe FPGA ch ip , w h ich ha s h igher p ract icab ility and reliab ility.:FPGA;iza t ion; frequency m eter; V HDLKey wordscom p lete synch ron20引 言频率测量不仅在工程应用中有非常重要的意义,在高精度定时系统中也处于核心地位, 1 个计数误差通常是限制频率测
6、量精度进一步提高的重要原因. 由于测频技术的重要性, 使测频方法也有了很大的发展, 常用数字频率测量方法有M 法、T 法和M T (等精度测量法) 法.M 法、T 法和M T 法都存在 1 个计数误差问题: M 法存在被测闸门内 1 个被测信号的脉冲个数误差, T 法或M T 法也存在 1 个字的计时误差, 这个问题成为限制测量精度提高的一个重要的原因. 西安微电子技术研究所的魏西峰先生在 2005 年提出了全同步频率测量法 1 , 从根本上消除了限制X 收稿日期: 2007209211基金项目: 湖南省教育厅基金资助项目(04C 512) , 湖南科技学院科学研究资助项目作者简介: 包本刚(
7、19762) , 男, 讲师, 硕士生, 主要从事电子设计和测试研究.100测试 技 术 学 报2008 年第2 期测量精度提高的 1 个计数误差问题,从而使频率测量的精度和性能大为改善.基于对 FPGA器件和 EDA 技术以及全同步测频方法的研究 1, 6 , 介绍一种利用 FPGA 实现DC100 M H z 全同步数字频率计的实现方法, 并给出实现V HDL 代码和仿真波形. 整个系统在研制的 FPGA CPLD 实验开发系统上调试通过. 本设计采用了高集成度的现场可编程门阵列 FPGA (F ield P rog ramm ab le Ga ta A rray) F lex EPF 1
8、0k 20TC 14424 芯片 3 , 通过软件编程对目标器件的结构和工作方式进行重构, 能随时对设计进行调整, 使得本设计具有集成度高, 结构灵活, 开发周期短, 可靠性高的优点.1 全同步测频原理M 法、T 法的测量精度不仅取决于基准时间和计数器的计数误差, 还取决于频率的高低, 频率不同则精度不一样, M 法在高频段的准确度相对较高, T 法在低频段的准确度较高.M T 法(等精度测量法) 则在整个测试频段的精度一样, 闸门信号是被测信号周期的整数倍, 即与被测信号同步, 因此大大减少了误差, 但由于只与被测信号同步, 而不与标准时钟同步, 因此还是存在着1 计数误差.其测频原理图如图
9、 1 所示, 误差计算为$可知R M 011=f x - f x 100 =,(1)f xM 0t0f 0M0式中: f x 为被测信号频率真实值; f x为被测信号频率测量值;t0 为闸门时间;f 0 为标准时钟频率.由式 (1), 误差与闸门时间和时钟频率有关,闸门时间越长, 标准时钟频率越高, 误差越小. 由于用等精度测频法时所取的标准时钟频率比较高(10 M H z 以上) , 因此 1 计数误差相对很小. 标准时钟频率不可能无限制提高, 并且随着频率提高, 产品成本成倍增加, 对于生产应用没有意义. 因此本设计用改进的等精度频率测量方法 全同步测量来实现数字频率计的设计. 在全同步的
10、情况下, 闸门信号不仅与被测信号同步, 还与标准时钟同步. 其原理图如图 2 所示.图 1等精度测频原理图 2全同步测频原理F ig. 1T he equal p recision m easu rem en t theo ryF ig. 2T he com p lete synch ron ization m easu rem en t theo ry设开启闸门时脉冲同步时间差为 $ t1 , 关闭闸门时脉冲同步时间差为 $ t2 , 脉冲同步检测最大误差为$ t, 则有 $ t1 $ t, $ t2 $ t. 频率测量的相对误差为f x -t1+t2f x= 100=2t,(2)Rf x$
11、t0$t$0由式 (2) 可知,误差只与脉冲检测电路准确度有关. 显然, 控制来提高频率测量精度是有效的,而且实现起来比提高标准时钟频率更容易.在以上分析的基础上, 本设计采用 FPGA 来实现全同步数字频率计.其系统原理框图如图 3 所示.由图 3 可知, 设计的绝大部分由 FPGA 完成, 只有脉冲同步检测电路由 74L S 系列与非门来实现以及显示部分由数码管构成.(总第68 期)基于 FPGA 的全同步数字频率计的设计与实现(包本刚等)1012 全同步数字频率计模块设计FPGA 内部模块电路设计原理如图 4 所示.工作原理如下: 被测频率与标准时钟分别送给脉冲同步检测电路与两个计数器,
12、当脉冲同步检测电路检测到被测频率与标准时钟相位同步时, 脉冲同步检测电路发出同步信号,2 个计数器开始计数,当脉冲同步检测电路再次检测到同步信号时,又发出同步信号,计数器停止计数. 同时计数器的计数值锁存到锁存器, 时序乘法器从锁存器中取得被测频率的计数值与标准时钟频率进行乘法运算,然后再将乘法器运算所得的值与标准时钟的计数值送给除法器, 乘法器的结果为被除数,标准时钟的计图 4模块电路设计原理图F ig. 4T he p rincip le d iag ram of m odel circu it design数值为除数,运算所得结果就是被测信号的频率, 然后再经过 20 进制转换变成BCD
13、 码, 送给数码管显示. 本设计采用 10 M H z 的标准时钟, 由于乘法器输入是 27 位二进制, 相当于 9 位 10 进制数, 而 10M H z 的标准时钟为 107H z, 因此用被测频率的计数值乘以 108 可得到一位小数点.以下介绍各模块电路的功能及实现过程.2. 1 脉冲同步检测电路脉冲同步检测电路如图 5 所示.U 1U 8 为 74L S 系列与非门, 同步检测电路利用门电路的延时来构成. 当被测信号及标准时钟都处在低电平时, U 1 , U 2 输出为高电平, U 3 , U 4 的输出为高电平, U 5 , U 6 输出为低电平,则U 8 输出为低电平. 当被测信号
14、 (F x ) 及标准时钟的上升沿同时到来时, 由于门电路具有延时特性, 因此U 1 , U 2 并不马上变为低电平, 而是要经过一个延时才变为低电平. 于是U 3 , U 4 的输入端都是高电图 5 脉冲同步检测电路平, 则 U 3 , U 4 输出为低电平, U 5 , U 6 的输出为高电平, 则F ig. 5 Pu lse synch ron ization check circu itU 8 输出为高电平.但是当且仅当 F x 与 CL K 的上升沿在在延时时间内同时到达时U 8 才会输出高电平.74L S 系列与非门的延时最小为 4 n s,最大为 15 n s,因此最大误差为 1
15、1 n s.根据式(2) 得2t21110- 922= =109 t0.(3)Rt$0t0当 t0 为 1 s 时, 其精度可达到 10- 7 , 如再减小相位误差, 则可提高频率计的精确度. 2. 2 FPGA 芯片内部模块电路设计和仿真结果模块电路经过V HDL 编程, 得到各模块的V HDL 设计实体(其中的各个模块都是针对本设计专门开发的) , 然后对各模块的设计实体在M A X + PLU S 中进行仿真, 验证各模块的正确性. 最后再设计一个顶层文件把各模块按图 4 连接起来, 便构成了一个全同步数字频率计的 FPGA 内部硬件电路.图 6 给出顶层文件的仿真结果, 由仿真结果看出
16、, 124108 93= 13 333 333, 但是由于使用的是 10 M H z 的晶振, 因此还有一位小数点最终显示的结果应该是 1 333 333. 3 H z. 图 6 可知, 小数位在数码管的第二位上有效, 其余位均无效. 仿真结果与期望结果一致. 至此, 本设计得到成功验证.102测试 技 术 学 报2008 年第2 期图 6 仿真结果F ig. 6Em u late resu lt3结束语2 5 利用AL T EA R 公司的 FPGA 芯片 F lex EPF 10k 20TC 144 4, 使用V HDL 语言设计了全同步数字频率计, 在M A X + PLU S 中进行了
17、各模块的仿真, 达到了预期结果. 全同步数字频率计是目前精度最高的频率计之一. 在高速时钟随处可见的现代电子系统, 有着非常广泛的研究价值. 从某种程度上说它是以牺牲时间来换取精确度的, 但一般情况下测频系统对时间的要求并不高, 并且由于电子系统对系统时钟的准确度越来越高, 因此全同步数字频率计有着广泛的应用空间.参考文献: 1 魏西峰. 全同步数字频率测量方法的研究J .现代电子技术, 2005,203 (12) : 101 105.W ei X ifeng.Com p lete synch ron iza tiondigita l frequency m ea su re m ethod
18、s resea rch J .M odern E lectron icT echn ique,2005,222 22203 (12) : 101 105.(in Ch inese) 2 徐成, 刘彦, 李仁发, 等. 一种全同步数字频率测量方法的研究 J .电子技术应用, 2004, 38 (12) : 43 46.Xu Cheng, L iu Yan, L i R enfa, et a l. Acom p lete synch ron iza tion digita l frequency m ea su re m ethods resea rch J .P lica tion of E l
19、ectron ic T echn ique, 2004,38 (12) : 43 46. (in Ch inese) 3 A ltera Co rpo ra tion. FL EX 10 K P rogramm ab le L ogic D evice Fam ily D a ta Sheet EB OL . 2007 1 13.h ttp :www. 22a ltera. com. cn p roducts devices flex 10kf10 index. h tm l. 4 谢小东, 李良超.基于 FPGA的等精度数字频率计设计J . 实验科学与技术, 2005, 3 (z1) : 1
20、77 179.X ie X iaodong, L i L iangchao.D esign of frequency m eter w ith equa l p recision m ea su rem en tba sed on FPGA J .Exp erim en t Science & T echno logy, 2005,2223 (z1) : 177 179. (in Ch inese) 5 莫琳. 基于 FPGA 的等精度频率计的设计与实现J . 现代电子技术, 2004, 177 (10) : 81 83.M o L in. D esignand rea liza tion offrequency m eter w ith equa l p recision m ea su rem en t onFPGA J .M odernE lectron ic T echn ique, 2004, 177 (10) : 81 83.(in Ch inese)2 6 黄智伟. FPGA 系统设计与实践M .北京:电子工业出版社, 2005. 7 潘松, 黄继业. EDA 技术实用教程M .北京: 科学出版社, 2002.