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1、集成电子技术基础教程,2003 2004学年第1学期,自动化(控制系) 01010103班,第二篇 数字电路和系统,第四章 集成触发器和时序逻辑电路,2.4.5 非二进制计数器,一、非二进制计数器 的电路分析,二、非二进制计数器的电路设计,画状态转换图，选择触发器类型；,列出状态转换表，及对触发器的激励要求；,求出各触发器输入端的逻辑函数(驱动方程)；,画出整个计数器的逻辑电路图。,2.4.6 典型中规模集成计数器,中规模集成计数器不但具有计数功能，还有预置数、保持等功能，同时能方便地实现多片连接和功能的扩展，用处十分广泛。,对中规模集成计数器，主要要求能读懂真值表（功能表）、引脚排列，就可以
2、使用它。,一、74LS163 4位二进制加法计数器,引脚排列,74LS163计数器功能表,功能说明,使用说明,【例】根据功能表，画出将74LS163连接成从清“0”开始，然后置入0101数据后开始计数的各端波形安排和连接图。,关于同步、异步清零和置数的说明,同步清除、同步置数,异步清除、异步置数,同步清零、置数是利用了触发器的同步输入端实现的，所以需要CP脉冲；而异步清零、置数是用异步输入端实现，所以不要CP脉冲。,二、74LS217十进制可逆计数器,双时钟触发,引脚排列,功能表,三、集成计数器的功能扩展,中规模集成计数器有总清零端、置数端、数据输入端、进位借位输出端、扩展控制端等，利用这些端
3、可以把中规模集成计数器连接成各种进制的计数器。,1 用清零法实现功能扩展,在正常计数时，清零端 或 应在高电平(或低电平)，当计到某个数时，清零端变为低电平(或高电平) ，然后又回到高电平，计数器重新开始计数。,采用清零法扩展的具体步骤：, 确定N进制计数器的SN代码；, 求出 （或 ）的控制逻辑关系；, 画出逻辑电路图。,必须注意：同步清零与异步清零的区别,【例2.4.2】试用清零法将74LS217型十进制可逆计数器连接成一个六进制加法计数器。,解：74LS217为异步高电平清零。将74LS217连接成加法计数模式。六进制8421BCD码加法计数时，N= 6，SN= S6=Q3Q2Q1Q0=
4、0110，所以，清零控制端的逻辑关系为：,连接成的电路图为：,【例2.4.3】试用清零法将74LS163型四位二进制加法计数器连接成一个8421BCD码的十进制加法计数器。,解：74LS163是一个4位二进制加法计数器，模为16，是同步低电平清零。所以，SN-1=S9= Q3Q2Q1Q0 = 1001，因此，清零控制逻辑关系为：,连接成的电路图为：,2 用置数法实现功能扩展,基本思路：计数器可以从00开始计数，也可从某一个数字开始计数，而00或某个数字可以从数据输入端预置入计数器，然后计数。,画出计数器的状态转换图；,将状态图中的最小数从预置数输入端输入，最大数状态作置数控制，求出置数控制端
5、或 的逻辑函数（指加法计数）；,画出逻辑电路图。,必须十分注意：异步置数时，置数控制函数式应取计数循环中的最大数加1；而同步置数时，置数控制函数式应取计数循环中的最大数,采用置数法扩展的具体步骤：,【例2.4.4】试用置数法将74LS217双时钟触发可逆计数器连接成一个六进制减法计数器。,解： 将74LS217连接成减法计数模式。74LS217为异步高电平清零，异步低电平置数。,六进制减法计数器时的状态转换图为：,从状态图可得：初态0101应从D3D2D1D0置入，控制逻辑用0000，但是在减法计数时，0000减1首先出现1001，所以应该用Q3Q2Q1Q0=1001作为置数控制（1001作为
6、一个过渡状态）。故有：,（因为74LS217的进位输出是 ）,连接成的电路图为：,也可以采用：,【例2.4.5】试用置数法将74LS163中规模集成四位二进制加法计数器连接成8421编码的十进制加法计数。,解： 74LS163是同步低电平置数，而8421计数的状态转换图Q3Q2Q1Q0最小数为0000，最大数是1001。所以，数据端的数据应为：D3D2D1D0=0000，,置数控制逻辑为：,连接成的电路图为：,3 大容量计数器的实现,大容量计数器可由小容量计数器级联而成，M=M1M2M3,如一个60进制计数器可用一个6进制和一个10进制计数器串联构成，即60=610。其中6进制和10进制计数器
7、可选用清零法和置数法中的任一种实现。,同理，100进制可用两个10 进制计数器构成，电路可采用同步或异步连接方式。,同步式的100进制计数器,拾位10进制用清零法实现，个位10进制用置数法实现。,当个位尚未计到1001前，拾位计数器的CTP、CTT为低电平，拾位计数器不计数。,当个位计到9时，拾位的CTP、CTT为1，而下一个计数脉冲CP来到后，拾位计一个1，个位计数器回到0，然后又封锁拾位计数器，只有个位计数。,异步式的100进制计数器,拾位的CP脉冲图如下,74LS163是同步清零、置数，上升沿触发。,2.4.7 寄存器和移位寄存器,寄存器用来存放二进制信息，这些信息通常是待运算的数据，代
8、码或运算的中间结果。因此，寄存器是电子计算机的主要部件电路。由于一位触发器能寄存一位二进制信息，寄存n位二进制信息就需要n个触发器。,一、数码寄存器,数码寄存器仅仅用来暂时寄存二进制信息。数码寄存器的电路很多，以74LS451型四位数码寄存器为例，它由四个D触发器组成，有反码和原码两种码输出，CP脉冲是寄存命令，也称写入命令LE。,操作过程：,1. CR=1，寄存器清零Q3Q2Q1Q0=0000，然后CR =0；,2. D3D2D1D0放置好数据，如D3D2D1D0=1011；,3. 给写入命令LE高电平，D3D2D1D0就写入到触发器中。,74LS373 八位数码寄存器,由8个D触发器构成，
9、电路具有三态输出，一个写入控制和读出控制端。三态门便于实现总线连接。,引脚排列,由于数据同时输入寄存器中也可以同时从寄存器中读出，称为并入并出（PIPO）。,【例】CPU和RAM之间进行信息读取的电路,CPU的地址低二位A1、A0控制74LS373进行数据存入或读出，74LS373作RAM的地址锁存用。,数据读取操作如下：,当A1A0=10时，CPU的P1口送出一个数据，然后A1A0=00，这时CPU送出的数据被锁存在373中，该数据成为RAM的读写地址；,当A2=0，读出RAM中的信息传输到CPU；当A2=1时，CPU中的信息存入RAM。,二、移位寄存器,移位寄存器除能寄存二进制信息以外，还
10、能对存入的信息在时钟脉冲的作用下进行移位操作，或者实现串行-并行、并行-串行转换。,1. 单向移位寄存器,数据串行输入端,并行数据输入端,写入控制,电路有下面几种操作模式：,串行输入/输出（SISO）,信息从Di端输入，一个CP脉冲一位数据，依次存入。如依次存入D3D2D1D0=1011。,串行输入/并行输出 （SIPO）,当用4个CP脉冲存入D3D2D1D0 =1011信息后，然后可以从Q3Q2Q1Q0端一起输出。,并行输入/输出 （PIPO）,信息从并行输入端D3D2D1D0通过寄存命令LE一次存入，从 Q3Q2Q1Q0端一起输出。,并行输入/串行输出（PISO）,并行存入数据后，依次加入
11、CP脉冲，则1011数据就从串行输出端依次输出。,右向移位寄存器,该移位操作从空间方向讲是右向移位，从数据的高低位讲是高位依次向低位移位。,通常右移是指：高位依次向低位移位，即每移动一位相当于2（2-1）；,而左移是指：低位依次向高位移位操作，即每左移一位相当于21；,2. 双向移位寄存器,在控制信号的控制下，信息可以从右向或从左向存入并实现移位操作。,CC40194电路图,引脚排列图,四个D 触发器的D 端数据由四选一选择器决定。,S2S1是四选一的功能控制端。可以写出每位触发器的输入端（D端）的函数：,S2S1=00，为保持； S2S1=01，右移； S2S1=10，左移； S2S1=11
12、，并行存数。,双向移位寄存器CC40149功能表,三、移位寄存器的应用举例,数字延迟线,n位移位寄存器连接成右移串行输入模式。先在右移串行输入端加一个高电平脉冲， CP上升沿到达后，将高电平存入n位中的最高位，然后经过（n-1）个CP周期，该高电平出现在输出Q0，实现了延迟(n-1)TCP时间。,产生序列脉冲,n位移位寄存器连接成循环右移模式。并行输入序列代码数据后，该序列就在移位寄存器中循环移位，产生一系列脉冲。如以四位序列0110为例，脉冲波形如图所示。,构成乘法器电路,乘法器的符号位用二个乘数的符号位异或实现，所以，乘法用原码运算最方便。,则乘积符号位为：,数值部分为：,【例】 A=-1
13、001，B=+0101，求Y=AB。,解：两乘数的原码为A=11001，B=00101， 积的符号位为 ，乘积数值部分为：,乘积的数值部分可通过被乘数左移和相加两种操作获得。,两个3位二进制数乘法电路,构成除法器,2.4.8 用PLD器件设计时序逻辑电路,在第三章时，已介绍过PLD器件，那时是用可编程的“与”阵列和“或”阵列实现各种组合逻辑电路。,时序电路的核心器件为寄存器。当用PLD设计时序逻辑电路时，必须选用包含寄存器的PLD器件。,在低密度PLD的基本结构中，寄存器主要设置在输出电路中，通常称包含寄存器的低密度PLD器件为时序型PLD器件 。,应用最广泛的低密度时序型PLD器件为GAL器
14、件。,一、通用阵列逻辑器件GAL,GAL16V8器件电路图,GAL16V8器件特点,GAL器件和PAL器件一样也是由可编程的与阵列和固定的或阵列构成。,每个输出端采用了可编程的逻辑宏单元OLMC (Output Logic Micro Cell) 。,GAL16V8器件的与阵列中有8个专用输入变量，8个反馈变量，共有64个与项构成。,输出由8个OLMC单元构成，进入每个OLMC单元的乘积项为8个，相应的或阵列有8个，每个或阵列的规模为8个与项。,1脚和11脚直接进入OLMC单元用于配置OLMC单元的结构,OLMC单元的结构,OLMC的工作模式有5种，它由结构控制字中的主要由可编程系数SYN（对
15、OLMC单元12和单元19而言）、AC0、AC1（n）、AC1（m）和XOR（n）的状态决定 。,专用输入方式结构： SYN=1，AC0=0，AC1=1,输出三态门输出高阻态，I/O只能作为输入使用，作为送到相邻的输入信号。,专用组合型输出结构： SYN=1，AC0=0，AC1=1,此时输出三态门为选通状态，电路为一个组合输出电路。XOR=0 ，输出为低电平有效； XOR=1 ，输出高电平有效。,输出三态门由第一乘积项选通，输出信号同时反馈到“与”逻辑阵到的输入线上。,反馈组合型输出结构： SYN=1，AC0=0，AC1=1,此时异或门输出不经过触发器，而是直接送到输出端。,寄存器输出结构：
16、SYN=1，AC0=0，AC1=1,异或门输出经过D触发器输出，其中 反馈至“与”阵作为输入。,乘积项控制输出组合型结构： SYN=1，AC0=0，AC1=1,GAL器件具有灵活的输出电路结构。在实际应用中，开发软件会根据用户的要求自动配置。因此，时序型的GAL器件也完全能代替组合型的PAL器件。,二、用PLD器件实现时序逻辑电路,【例2.4.6】试用GAL16V8设计一个具有同步清零、同步置数和保持功能的8421编码的十进制可逆计数器。,解：待设计的8421BCD码十进制可逆计数器框图和功能表为：,该计数器的ABEL语言如下：,将该ABEL语言编译仿真后，其波形如图。,【例2.4.7】用GA
17、L16V8设计一个111序列脉冲检测器,解：先定义序列脉冲检测器可能出现的状态：,111序列脉冲检测器状态转移图,111序列脉冲发生器的ABEL-HDL语言描述,MODULE SEQUENCE 定义模块名 CLKPIN; 定义输入/输出信号 XPIN; YPIN; Q1,Q0 NODE ISTYPE REG; 定义中间信号 Q=Q1,Q0; 定义集合 S0=0,0; S1=0,1; S2=1,0; S3=1,1; EQUATIONS 方程描述 Q.CLK=CLK; 触发器的点扩展 Y=Q1 MOORE型输出 STATE_DIAGRAM Q 逻辑功能的状态描述,STATE S0:IF X THEN S1 ELSE S0; STATE S1:IF X THEN S2 ELSE S0; STATE S2:IF X THEN S3 ELSE S0; STATE S3:IF X THEN S3 ELSE S0; TEST_VECTORS(CLK,X-Y) 测试逻辑功能 .C.,0-.X.; .C.,1-.X.; .C.,0-.X.; .C.,1-.X.; .C.,1-.X.; .C.,0-.X.; REPEAT 10 .C.,1-.X.; .C.,0-.X.; .C.,1-.X.; END,111序列脉冲发生器的仿真结果：,END,