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1、2015.06.11,UESTC,数电加油站,lesson-1,Preface,Talents come from diligence and knowledge is gained by accumulation.,2015统计表,一、数字逻辑设计： 组合逻辑电路分析题9% 组合逻辑电路设计题8% 时序电路器件原理理解12% D触发器、J-K触发器等13% 时序：二进制计数器分析与设计13% 时序：移位寄存器分析与设计10% 时序：移位寄存型计数器分析与设计12% 时序电路分析与设计中重点步骤：状态图、波形图16% 这些都太简单，我只有直接回复订阅号告诉你们了！2% 听课目标 只要考试能过就
2、行啊 查漏补缺有所提高26% 我可是为了刷到满绩来的73% 提升学科能力才是最重要的（文献查找、实验设计） 学习学科的前沿知识,学习步骤,Step 1,Step 2,Step 3,期中前重要知识点整理,第七章重点知识点整理,第八章重点知识点整理,Step 4,综合复习,OK,考试重点-题型与主要内容,题型：填空、选择题、分析题、设计题。 内容主要：期中考试以后学习的内容，占 70-80%以上。另外如数选、二进制译码器及以前部分内容可能会在大题中使用。,考试重点-组合部分,1、三态器件、异或门、校验电路和比较器 2、加法器、累加器和组合乘法器 3、数据选择器、二进制译码器 4、卡诺图化简 5、B
3、CD码等基本知识的应用,考试重点-时序部分-第7章,1、锁存器结构与性能 2、D触发器结构性能及相关电路 3、有限状态机表达和分析 计数器、序列信号发生器 序列信号检测器 状态分析、转移列表设计、系统分解设计 4、同步状态机的概念,考试重点-时序部分-第8章,二进制计数器的规模化设计 二进制计数器的典型应用 移位寄存器结构和典型应用 移位寄存器型计数器的应用,时序部分-第9章ROM基本概念A/S,D/A,一、组合电路重点知识回顾,进制转换（10,2,8,16） 补码系统（概念、运算） 编码（8421BCD,2421BCD,余3码，格雷码） 关于函数的基本概念 表达一个函数的方法 典型芯片的运用
4、（二进制译码器、显示译码器、数据选择器、优先编码器、全加器、比较器、奇偶校验电路）,NOTES:,bit（位） 1 byte(1个字节)=8bits MEMORY:256M=256M Bytes 1KB=1024 Bytes 1MB=1024*1024 Bytes 1GB=1024*1024*1024 Bytes,进制转换（10,2,8,16）,What is the range of representable number,if you have n-bit binary number ? 02n-1 十进制转二进制 整数部分的转换：除以2取余,倒着数。 小数部分的转换：乘2取整,正着数。
5、 八进制转二进制 十六进制转二进制,Sum up for theComplement (总结),Complement Number Systems,signed-magnitude system,(010001),(101111),(010001),(110001),+1710,-1710,不变,+1710,-1710,符号位改变,符号位不变其 余按位取反加1.,连同符号位一起按位取反加1.,连同符号位一起按位取反加1.,符号位改变,Sum up for the Complement (总结),1.Positive number has the same： Sign-Magnitude, On
6、es Complement, and Twos- Complement ( 正数的原码、反码、补码相同) 2. MSB (the sign bit) : 1 =minus; 0=plus Weight of the MSB: -2n-1,2.6 Twos Complement Addition and Subtraction (二进制补码的加法和减法),we define x to be the twos complement representation of x x + y = ( x + y ) x - y = ( x + -y ),x为x在补码系统中的表示。 X为6 10 ， x为01
7、102s-complement X为-610 ，x为10102s-complement,2.6.3 the rule for detecting overflow （溢出的判断规则）(P41),1.对于二进制补码，加数的符号相同，和的符号与加数的符号不同,则有溢出. 2.最高数值位产生的进位与符号位产生的进位不同则有溢出. 3.扩展符号位后运算，判断运行结果中两个符号位是否相同,不同则有溢出.,BCD(8421)码 2421 码 余 3 码 (excess-3) 二五混合码(biqunary code) (an error-detecting property 具有检错特性) 10中取1码（1
8、-out-of-10 code）,Table 2-9 (P49) . (P50),格雷码,Duality and Complement (对偶和反演) (P194.P195),对偶(Duality)：FD(X1 , X2 , , Xn , + , , ) = F(X1 , X2 , , Xn , , + , ),反演(Complement)： F(X1 , X2 , , Xn , + , ) = F(X1 , X2, , Xn , , + ), F(X1 , X2 , , Xn) = FD(X1 , X2, , Xn ),正逻辑约定和负逻辑约定互为对偶关系,Truth table 真值表 pr
9、oduct term 乘积项 sum term 求和项 sum-of-products expression “积之和”表达式 product-of-sums expression “和之积”表达式 n-variable minterm n 变量最小项 n-variable maxterm n 变量最大项 normal terms 标准项 canonical sum 标准和 canonical product 标准积, 最小项之和, 最大项之积,4.1.6 Standard Representations of Logic Functions (P196),ABC ABC ABC ABC AB
10、C ABC ABC ABC,m0 m1 m2 m3 m4 m5 m6 m7,A+B+C A+B+C A+B+C A+B+C A+B+C A+B+C A+B+C A+B+C,Minterms and Maxterms,m5?M5,F =X,Y,Z(0,3,4,6,7) =X.Y. Z + X. Y . Z + X . Y. Z + X . Y .Z + X .Y . Z X,Y,Z(0,3,4,6,7): is a minterm list . (最小项列表) “the sum of minterms 0, 3, 4, 6, and 7 with variables X , Y , and Z.
11、”,F =X,Y,Z(1,2,5) =(X+Y+Z). (X+Y+Z). (X+Y+Z) X,Y,Z(1,2,5) is a maxterm list . (最大项列表),Relationship of Minterm and Maxterm,(ABC) = A+B+C,(ABC) = A+B+C,(ABC) = A+B+C,Mi = mi,mi = Mi,Karnaugh Maps(P212） step,填写卡诺图 圈组：找出可以合并的最小项 组(圈)数最少、每组(圈)包含的方块数最多 方格可重复使用，但至少有一个未被其它组圈过 圈组时应从合并数最小的开始 读图：写出化简后的乘积项 消掉既能
12、为0也能为1的变量 保留始终为0或始终为1的变量,积之和形式： 0 反变量 1 原变量,4.4.1 Static Hazards 静态冒险 (P225),static-1 hazard 静态-1型冒险,static-0 hazard 静态-0型冒险,主要存在于 “与或”电路中,Steady state is 1. F = (AA) = A+A,Steady state is 0. F = (A+A) = AA,主要存在于 “或与”电路中,The 74x138 is a commercially available MSI 3-to-8 decoder. the 74x138 has activ
13、e-low outputs.,(P387),inputs,outputs,Enable Inputs 使能输入,EI-L,P411,冲突（fighting）,利用使能端进行时序控制.,三态器件允许信号共享单个“同线”（party line）,典型的三态器件，进入高阻态比离开高阻态快,A B C,P434,5.8.2 Parity Circuit奇偶校验电路,什么是奇偶校验? 奇偶校验位+一组信号位 基本定理： 基本概念：,使所有的1加起来为偶数或奇数,来检测系统的方法称为奇偶校验法。,odd-parity circuit（奇校验电路） 如果输入有奇数个1，则输出为1。 even-parity
14、circuit（偶校验电路） 如果输入有偶数个1，则输出为1。,P448,The 74x280 9-bit parity generator 9位奇偶校验发生器74x280（P449 图671）,偶数个1时输出为1,奇数个1时输出为1,74x85,6.9.4 Standard MSI Comparatorsthe 74x85 4-bit comparator,级联输入，用于扩展,通常低位的输出接高位的输入,AEQBOUT = (A=B)AEQBIN,AGTBOUT = (AB) + (A=B)AGTBIN,Serial Expanding Comparators(比较器的串行扩展),XY,3片
15、74x85构成12位比较器,Adder,Half adder,Full adder,Adder,S/A=0: adder S/A=1:subtractor,Application of MSI adder:74x283,class-exercises,1 、F=(A+B+D) (A+B+D) (A+B+D) (A+C+D) (A+C+D) FD = ? F= ? 2、 Using Karnaugh maps, find a minimal sum-of-products expression for each of the following logic function F. Indicat
16、e the distinguished 1-cells in each map. F = A,B,C,D ( 0, 1, 2, 3, 4, 5, 7, 14, 15 ),TO FILL YOUR ANSWERS IN THE “ ” （2 X10）1. 2110= 00011111 GRAY ( Assumed the number system is 8-bit long )2. ifX 10 = +91，then X twos-complement = 01011011 2，-Xtwos-complement = 10100101 2( Assumed the number system
17、is 8-bit long )3. To design a “1001001” serial sequence generator by shift registers, the shift register should need ( 5 ) bit at least.4. If use the simplest state assignment method for 133 states，then need at least 8 state variables。5. If number A twos-complement =11111001 and B twos-complement=11
18、010101 , calculate -A-B twos-complement, -A+B twos-complement and indicate whether or not overflow occurs. -A-B twos-complement= 00110010 , overflow: no -A+B twos-complement= 11011100 , overflow: no 6. One state transition equation is Q*=JQ+KQ。If we use D flip-flop to complete the equation，the D inp
19、ut terminal of D flip-flop should be have the function D= JQ+KQ 。,考卷实例1,二. Combinational Circuit Analysis: 10 1A 3-input truth table is shown below. Find the minimal sum-of-products expression for the output F. 5 The output function F=AB+AC+BC,2To find the minimal sum-of-products expression of F for
20、 F(X1,X2,X3,X4) = (1,3,5,7,9,11,12,13,14,15), ( F is complement of F ) 5 F=X1X4+X2X4,三. Try to finish logical function F(W,X,Y,Z) =WXYZ（3,6,7,10,11,14）by one chip of 74X138 and one 8-input nand gate . 10 解： F(W,X,Y,Z) =WXYZ（3,6,7,10,11,14） = WXYZ+ WXYZ+ WXYZ+ WXYZ+ WXYZ+ WXYZ =Y（WX Z+ WXZ+ WXZ+ WXZ+
21、 WXZ+ WXZ） = Y WXZ（1,2,3,4,5,6）,Answer：,四. 4_bit adder 74xx283s function table is shown as below. Design a combinational circuit with 4_bit input YY=(y3y2y1y0) and 6_bit output ZZ=(z5,z4,z1,z0) and to realize the function Z=6Y, using one chip of 74283 and none logic gates.(0Y9) 10 GENERAL DESCRIPTIO
22、N FOR 74XX283: The 74HC283 add two 4-bit binary words (An plus Bn) plus the incoming carry. The binary sum appears on the sum outputs (SUM1 to SUM4) and the out-going carry (COUT)according to the equation: CIN + (A1 + B1) + 2(A2 + B2) + 4(A3 + B3) + 8(A4 + B4) = SUM1 + 2SUM2 + 4SUM3+ 8SUM4+ 16COUT Where (+) = plus. 解： Z=6Y=(4+2)Y=4Y+2Y=( y3y2y1y000)+(0 y3y2y1y00)=( z5,z4,z1,z0 ),三、The circuit to the below realizes a combinational function F of four variables. Fill in the Karnaugh map of the logic function F realized by the multiplexer-based circuit. (6),下周四见！,