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1、第7章 MOS 反相器,1,深层分析,MOS反相器的分类,静态反相器 动态反相器 E/E反相器 E/D反相器 CMOS反相器 有比反相器 无比反相器,7.1 MOS反相器,2,深层分析,7.1.1 电阻负载NMOS反相器1. 结构和工作原理,VOH=VDD,Vi为低电平VOL时，MI截止,Vi为高电平VOH时，MI非饱和,3,深层分析,2. 电压传输特性曲线的推导,4,深层分析,3. 基本特性,RL若小：VOL高，功耗大， tr小; W/L若小(即KI小)：VOL高，功耗小，tf大。,5,深层分析,7.1.2 E/E饱和负载NMOS反相器1. 结构和工作原理,VOH=VDDVTL,Vi为低电平
2、VOL时,MI截止,ML饱和,Vi为高电平VOH时,MI非饱和,ML饱和,6,深层分析,下降时间tf的分析 上升时间tr的分析,2.饱和负载NMOS反相器瞬态特性分析,7,深层分析,3.饱和负载NMOS反相器单元特点,(1)VOH比电源电压VDD低一个阈值电压Vt（有衬底偏值效应）；,(3) ML和MI的宽长比分别影响tr和tf。 (4)上升过程由于负载管逐渐接近截止，tr较大。,(2)VOL与R有关，为有比电路；,8,深层分析,预充偏置管MB,自举电容CB,self loading 自举电路,MB,CB,7.1.3自举负载NMOS反相器1. 结构和自举原理,9,深层分析,1. 结构和自举原理
3、(续),初始状态： VI=VOH，Vo=VOL MB、ML饱和、ME非饱和,有比电路,VGL=VDDVTB,10,深层分析,1. 结构和自举原理(续),自举过程： Vi 变为VOL ,ME截止,Vo上升， VGL随Vo上升(电容自举)， MB截止,ML逐渐由饱和进入 非饱和导通，上升速度加快。,自举结果： tr缩短，VOH可达到VDD。,Vi,Vo,VDD,MB,ME,ML,CB,VGL,11,深层分析,2. 寄生电容与自举率,VGL CO = VGSL CB VGL = VGSL + Vo,由于寄生电容CO的存在：,应尽可能较小寄生电容Co，使达到80%以上。,12,深层分析,3. 漏电与上
4、拉,自举电路中的漏电，会使自举电位VGL下降(尤其是低频)，最低可降到：VGL=VDDVTB ， 因而ML变为饱和导通，输出VOH降低：VOH=VDDVTBVTL 为了提高输出高电平，加入上拉元件MA (或RA)。,13,深层分析,14,深层分析,7.2 E/D NMOS反相器1. 结构和工作原理,VOH = VDD,Vi为VOL时，ME截止，MD非饱和,MD 为耗尽型器件， VTD 0，,15,深层分析,1. 结构和工作原理（续）,有比电路（近似于无比电路）,Vi为VOH时，ME非饱和，MD饱和,16,深层分析,2. E/D NMOS反相器单元特点,(1)VOH可达到电源电压VDD (2)V
5、OL与R有关，但是VTD是关键的因素，近似于无比电路。 (3)上升过程由于负载管由饱和逐渐进入非饱和， tr缩短，速度快。,17,深层分析,习题,有一个E/D NMOS反相器，若VTE=2V， VTD=-2V，R=25，VDD=5V。求此反相器的逻辑电平是多少？,18,深层分析,7.3 CMOS反相器,所谓CMOS (Complementary MOS)，是在集成电路设计中，同时采用两种MOS器件：NMOS和PMOS。CMOS电路及其技术已成为当今集成电路，尤其是大规模电路、超大规模集成电路的主流技术。CMOS结构的主要优点是电路的静态功耗非常小，电路结构简单、规则，使得它可以用于大规模集成电
6、路、超大规模集成电路,19,深层分析,下图为CMOS结构的剖面示意图，为了能在同一硅材料(Wafer)上制作两种不同类型的MOS器件，必须构造两种不同类型的衬底，图中所示结构是在N型硅衬底上，专门制作一块P型区域(p阱)作为NMOS的衬底的方法。同样地，也可在P型硅衬底上专门制作一块N型区域(n阱)，作为PMOS的衬底。为防止源/漏区与衬底出现正偏置，通常P型衬底应接电路中最低的电位，N型衬底应接电路中最高的电位。,CMOS反相器,20,深层分析,CMOS Inverter,Vin作为PMOS和NMOS的共栅极； Vout作为共漏极； VDD作为PMOS的源极和体端； GND作为NMOS的源极
7、和体端,反相器的逻辑符号,21,深层分析,CMOS逻辑电路的特点 （1）静态功耗极低（WnW） （2）工作电源电压范围宽。 （3）抗干扰能力强，其直流噪声容限一般可达到 30%40%VDD。 （4）逻辑摆幅大（VssVDD）。 （5）输入阻抗高（1081010）。 （6）扇出能力强。（扇出因子N0可达50，但随着所带电路数目 的增多，工作速度有所下降）。,动态功耗与工作频率密切相关（P动=CLfVDD2）。,22,深层分析,7.3.1 CMOS反相器的直流特性,CMOS反相器是CMOS门电路中最基本的逻辑部件，大多数的逻辑门电路均可通过等效反相器进行基本设计，再通过适当的变换，完成最终的逻辑门
8、电路中具体晶体管尺寸的计算。所以，基本反相器的设计是逻辑部件设计的基础。 CMOS反相器的电路构成，是由一个增强型n沟MOS管作为输入管和由一个增强型p沟MOS管作为负载管，且两栅极短接作为输入端，两漏极短接作为输出端，N管源极接地，P管源极接电源电压VDD，这就构成了两管功能上的互补。,23,深层分析,一、CMOS反相器的工作原理,Vi为VOL时，MN截止，MP非饱和,-Kp 2(VOL- VDD -VTP) (VOH-VDD ) (VOH-VDD ) 2 = 0,VOH = VDD,Vi为VOH时，MN非饱和，MP截止,Kn2(VOH-VTN)VOL-VOL2 =0,VOL=0,无比电路,
9、VOH-VOL=VDD 最大逻辑摆幅，且输出摆幅与p管、n 管W/L无关 （无比电路） 。,24,深层分析,CMOS反相器的等效电路图,Vi为高电平时：Tn导通，Tp截止，VOL=0 Vi为低电平时：Tn截止，Tp导通，VOH=Vdd,25,深层分析,二、CMOS反相器电压传输特性VTC Review: Short Channel I-V Plot (NMOS),NMOS transistor, 0.25um, Ld = 0.25um, W/L = 1.5, VDD = 2.5V, VT = 0.4V,26,深层分析,Review: Short Channel I-V Plot (PMOS),
10、PMOS transistor, 0.25um, Ld = 0.25um, W/L = 1.5, VDD = 2.5V, VT = -0.4V,27,深层分析,变换 PMOS I-V 曲线,IDSp = -IDSn VGSn = Vin ; VGSp = Vin - VDD VDSn = Vout ; VDSp = Vout - VDD,使 Vin, Vout, 和 IDn在同一个坐标系,28,深层分析,29,深层分析,CMOS Inverter Load Lines,0.25um, W/Ln = 1.5, W/Lp = 4.5, VDD = 2.5V, VTn = 0.4V, VTp = -
11、0.4V,30,深层分析,CMOS反相器电压传输特性VTC,Vin (V),Vout (V),a,b,c,d,e,f,31,深层分析,三、CMOS反相器中的工作区的划分,32,深层分析,CMOS反相器中的器件工作状态表,33,深层分析,34,深层分析,CMOS反相器电压传输特性VTC,Vin (V),Vout (V),NMOS截止 PMOS线性,NMOS饱和 PMOS线性,NMOS饱和 PMOS饱和,NMOS线性 PMOS饱和,NMOS线性 PMOS截止,a,b,c,d,e,f,35,深层分析,四、 CMOS反相器VTC分析,0ViVTN时： N管截止 P管线性（ViVtnVo+Vtp） P管
12、无损地将Vdd传送到输出端：Vo=Vdd。 VTNViVo+VTP时： N管饱和 P管线性 由In=-Ip得：,36,深层分析,Vo+VtpViVo+Vtn时： N管饱和 P管饱和 由In=-Ip得： Vo与Vi无关(Vo与Vi的关系为一条垂直线)，称为CMOS反相器的阈值电压Vth，或转换电压。 Vo+VtnViVdd+Vtp时： N管线性 P管饱和 由In=-Ip得： Vdd+VtpViVdd时：N管线性，P管截止，则Vo=0 。,37,深层分析,直流导通电流Ion随Vin的变化而发生的变化 VTC的输出高/低电平区： Ion = 0 VTC的转变区： Ion 0 Vin=Vit时， Io
13、n达到最大值：,38,深层分析,Vout (V),2区：,3区（阈值电压）,4区：,39,深层分析,五、CMOS反相器版图（Layout）,40,深层分析,六、CMOS反相器的优点,传输特性理想，过渡区比较陡 逻辑摆幅大：VOH=Vdd, VOL=0 一般转折点电压VI*位于电源Vdd的中点，即Vth=Vdd/2，因此噪声容限很大。 只有在状态转换过程中两管才同时导通，才有电流通过，因此功耗很小。 CMOS反相器是利用p、n管交替通、断来获取输出高、低电压的，而不象单管那样为保证Vol足够低而确定p、n管的尺寸，因此CMOS反相器是无比（Ratio-Less）电路。,41,深层分析,7.3.2
14、 直流噪声容限,CMOS反相器噪声容限： 高电平噪声容限： 高电平噪声容限表征被驱动级输入高电平时的抗干扰能力； 低电平噪声容限：低电平噪声容限表征被驱 动级输入低电平时的抗干扰能力。,42,深层分析,直流噪声容限：允许的输入电平变化范围 由单位增益点确定噪声容限： 在VTC分别可以找到增益为1的位置； 分别作为输入低电平的最大值VILmax和输入高电平的最小值VIHmin；,43,深层分析,如果Kn=Kp, VTN=VTP=VT,采用对称设计的CMOS反相器有相同的输入高电平和输入低电平的噪声容限。,44,深层分析,Noise margin high NMH=VOH-VIH,Noise ma
15、rgin low NML=VIL-VOL,V,IH,V,IL,UndefinedRegion,1,0,V,OH,V,OL,NM,H,NM,L,Gate Output,Gate Input,当数字电路相互级连时，出于电路鲁棒性的考虑，0和1离得越大越好：,45,深层分析,46,数字电路中信号在Vdd和Gnd之间转换，各种干扰信号，可能使得电路中某些结点的信号电平偏离理想电平（Vdd，Gnd），产生所谓的噪声 噪声会对电路的可靠性造成影响,i,(,t,),Inductive coupling,Capacitive coupling,Power and ground,noise,v,(,t,),V,
16、DD,46,深层分析,由逻辑阈值确定噪声容限： 若Vit=VDD/2， VNHM =VNLMVDD/2。 实际情况，VNHMVNLM，最大直流噪声容限由 minVNHM,VNLM 决定。,47,深层分析,7.3.3 开关特性,CMOS反相器的开关特性： CMOS反相器开关特性接近于TTL电路，但保持了MOS集成电路的无存储的特点。 CMOS反相器的开关特性包括上升沿瞬变时间(上升时间)tr、下降沿瞬变时间(下降时间) tf 和延迟时间(包括tdHL和tdLH)。,48,深层分析,1、CMOS反相器延时的定义,tf：下降延时； tr：上升延时； 门电路(反相器)的 传输延时定义为： tp=(tp
17、HL+tpLH)/2,Vin,Vout,49,深层分析,2、CMOS反相器的负载电容,三部分： MOS管的漏-衬底pn结电容CDBN和CDBP ； 下级电路的输入电容Cin； 互连线引起的寄生电容Cl。,50,深层分析,Cin由下级电路全部NMOS和PMOS的栅电容构成。,栅电容决定于栅面积(WL)和单位面积栅氧化层电容Cox。,51,深层分析,3、CMOS反相器输出电压的上升/下降时间,定义： 输出上升时间(tr)： V10%V90% 输出下降时间(tf)： V90%V10%,52,深层分析,3.1、下降时间tf,53,深层分析,下降时间tfVO由0.9VDD通过导通的输入管放电逐渐下降到0
18、.1VDD所需的时间。 下降时间tf由两个时间间隔所组成： 电容电压VO从0.9VDD下降到（VDDVTN）所需时间tf1 ； 电容电压VO从（VDDVTN） 下降到 0.1VDD所需时间tf2 ；,54,深层分析,(1) 阶跃输入的下降时间 NMOS的导通电流是对负载电容放电的电流： VoutVDDVTN时，NMOS饱和： VoutVDDVTN时，NMOS线性：,55,深层分析,(2) 阶跃输入的下降时间 总的下降时间：,下降时间常数,56,深层分析,3.2、上升时间tr,57,深层分析,(1) 阶跃输入的上升时间 PMOS的导通电流是对负载电容充电的电流： VoutVTP时，PMOS饱和：
19、 Vout从V10%上升到VTP的时间：,58,深层分析,(2) 阶跃输入的上升时间 VoutVTP时，PMOS线性： Vout从VTP上升到V90%的时间： 总上升时间：,59,深层分析,上升时间常数,60,深层分析,n-Si和p-Si体内迁移率分别是： n-Si和p-Si表面有效迁移率还不到体内迁移率的一 半，并且与晶向有关。 大于 具体数值与硅表面状况有关。MOS工艺常选用(100)晶 向的单晶做衬底，工程上近似认为,61,深层分析,4、CMOS反相器传输延迟时间,tPHL，tPLH，,62,深层分析,近似认为tPLH内只有PMOS导通，tPHL内只有NMOS导通： 用最大导通电流的一半
20、作为平均电流： 对称设计时：,63,深层分析,64,提高反相器的速度,增加器件的宽长比会同时增加导电因子和器件的栅电容和漏区电容 对于固定的大负载电容可以通过增加器件尺寸提高速度 对于小负载，反相器速度不会随着尺寸增加出现明显增加,64,深层分析,5、电路的最高工作频率,必须保证输入信号的时间大于电路的延迟时间。 对称设计有利于提高电路的工作频率。,65,65,深层分析,使用环形振荡器测量电路的工作频率及延迟时间： 普遍规律： 其中n是反相器的级数， 应为奇数。,66,深层分析,7.3.4功耗（Power Dissipation）特性,CMOS反相器由于在静态时两管中总有一个管子截止， 因此静
21、态功耗极小。其动态功耗取决于电路的工作频率 ，则在低频工作时，CMOS反相器为微功耗电路，由 CMOS反相器构成的集成门以及由它们构成的CMOS集 成电路也为微功耗电路。但当在高频（尤其在超高频） 工作时，由于动态功耗的飞速增加，它们均不再为微功 耗电路。 与其它工艺比较，CMOS电路以其低功耗，易于集成的 优点，在目前硅材料时代得到了最广泛的应用。,67,深层分析,芯片功耗包括由CMOS管状态改变所产生的动态功耗与由漏电流引起的静态功耗两部分。 静态功耗PD 静态功耗=导通功耗+截止功耗 理想情况，CMOS反相器静态功耗为零。实际上有静态功耗存在：, p、n结漏电, 表面漏电,68,深层分析
22、,静态功耗的三种成因,静态功耗由三部分组成：A、CMOS管亚阈值电压漏电流所需功耗；B、 CMOS管栅级漏电流所需功耗；C、 CMOS管衬底漏电流所需功耗。,69,深层分析,动态（Dynamic）功耗,动态功耗PD由三部分组成： A、电路逻辑操作所引起的状态改变所需功耗； B、P管与N管阈值电压重叠所产生的导通电流所需功耗； C、不同路径的时间延迟不同所产生的竞争冒险所需功耗。,70,深层分析,71,深层分析,图7.16 交变动态功耗,在开关过程中，有一段p管、n管同时导通的状态产生交变（Alternation）功耗 PA,其中，I为交变电流。,72,深层分析,其中以动态功耗为主，因此要降低功
23、耗，关键要使VDD。可采用低压/低功耗（ LV/LP ）技术，通过改进电路拓扑 ，设计新型器件结构，选用先进工艺等技术以达到降低功耗的目的。,CMOS反相器总功耗包括三部分：,73,深层分析,7.5 动态反相器,7.5.1 动态有比反相器 静态逻辑电路靠稳定的输入信号使MOS管保持在导通或截止状态，从而维持稳定的输出状态； 动态MOS电路的工作基础是MOS管的负载电容存在电荷的存储和释放效应。,74,深层分析,75,深层分析,工作原理,76,深层分析,动态电路应用中存在的问题 1、各种泄漏电流会影响动态节点的信号保持 2、动态逻辑电路工作时出现“电荷分享”问题，造成信号丢失 3、动态电路需要时
24、钟信号控制电路的工作，对时钟信号的产生和时钟信号的布线要精心设计，防止时钟信号偏移影响电路正常工作,77,深层分析,7.5.2 动态无比反相器,78,深层分析,采样保持方式的动态无比反相器,79,深层分析,漏举电路,80,深层分析,时钟信号设计考虑,动态电路必须有时钟控制信号，时钟信号的频率对电路可靠工作是非常重要的。 时钟信号的最高频率由电路的充、放电时间限制； 时钟信号的最低频率受存储电荷保持时间限制。,81,深层分析,思考：什么是摩尔定律？,7.6 按比例缩小理论,82,深层分析,引言,基于市场竞争，不断提高产品的性能价格比是微电子技术发展的动力。在新技术的推动下，集成电路自发明以来，集
25、成电路芯片的集成度每三年提高4倍，而加工特征尺寸缩小 倍。这就是由Intel公司创始人之一Gordon E. Moore博士1965年总结的规律，被称为摩尔定律。,83,深层分析,缩小器件的尺寸，可以减小沟道长度L和寄生电容，从而改善集成电路的性能和集成度。器件尺寸的缩小，在集成电路技术发展的历史中，起着十分重要的作用，在今后仍然是集成电路进一步发展的一个关键因素。 MOS集成电路的缩小尺寸，包括组成集成电路的MOS器件的缩小尺寸以及隔离和互连线的缩小尺寸三个方面。MOS器件尺寸缩小后，会引入一系列短沟道和窄沟道效应。 MOS集成电路器件缩小尺寸的理论就是从器件物理出发，研究器件尺寸缩小之后，
26、尽可能减少这些小尺寸效应的途径和方法。,84,深层分析,1. 器件和引线按CE理论缩小的规则,所谓“按比例缩小”，意味着不仅仅是简单地缩小器件的水平尺寸，而且按同样比例缩小器件的垂直尺寸；不仅缩小器件的尺寸，而且按比例地变化电源电压及衬底浓度。 CE理论的基本特点是：器件尺寸、电源电压及衬底浓度这三个参数均按一个比例因子(此处1，是无量纲的常数)而变化，即所有水平方向和垂直方向的器件尺寸均按l/缩小。与此同时，为了保持器件中各处电场强度不变，所有工作电压均按同样比例降低倍(即乘1/)。为了按同样比例缩小器件内各个耗尽层宽度，衬底浓度应提高倍。这里“按比例缩小”的提法是为了着重说明器件和引线尺寸
27、的缩小。事实上，除尺寸之外，电源电压及衬底浓度是按同样的比例改变，并不一定缩小。按CE理论缩小的器件和电路性能如表1所示。,85,深层分析,1,86,深层分析,CE理论的一个主要弱点，是许多影响电路性能的参数，如硅的禁带宽度Eg，等效热电压kT/q，等效氧化层电荷密度Qox，功函数差MS，PN结内建电势bi，载流子饱和速度vSAT，亚阈电流斜率S，杂质扩散系数，周长面积比，介电常数，介质和硅的临界电场强度，载流子碰撞电离率以及某些工艺参数的误差等，不能按比例变化；一些不希望或不应按比例变化的参数又不得不按比例变化，这些参数包括场氧化层厚度(希望尽可能厚，以减小寄生电容)，互连线厚度(希望尽可能
28、厚，以减缓电阻的增加)，衬底浓度(希望尽可能低，以减少寄生的PN结电容)，接触孔的面积(希望尽可能大，以减少寄生串联电阻)等等。,87,深层分析,因此带来以下一些问题： 小尺寸器件的阈电压过低，造成噪声容限低以及器件截止态时电导过大(亚阈电导效应)； 互连线电流密度按因子增大，引起可靠性问题(金属电迁移效应)； 互连线上相对电压降及接触电压降按因子增大，引起电路性能下降； 低的电源电压使其与其他电路的兼容造成困难； 由于温度不按比例降低，使阈电压在电路工作温度范围内起伏过大； 由于PN站内建电势bi不按比例因子缩小，导致耗尽层宽度不按比例缩小。,88,深层分析,2. 按比例缩小的CV理论,按比
29、例缩小的CV理论是对CE理论的一种修正，其主要特点是保持电源电压不变。与CE规则一样，器件和引线的水平方向尺寸及垂直方向尺寸均按比例因子缩小，此处l。为了保证在电源电压不变情况下，漏区耗尽层宽度按比例缩小，衬底浓度必须有相应的调整。由漏区耗尽层宽度公式可知 这里，电压量VDS及VBS均保持常数，并假定bi保持不变，则要求 才能使耗尽区宽度按比例因子缩小。 表2 给出按CV理论缩小的器件和电路性能。,89,深层分析,2,90,深层分析,按比例缩小的CV理论，解决了CE理论所带来的问题，但是器件中电场强度又带来许多与高电场有关的一系列新问题。 按CV理论缩小电路尺寸，可以使MOS电路的延迟时间，集
30、成密度以及延迟功耗乘积有明显改善。但是，高电场强度、高的电流密度、高的功耗密度以及高的引线电压降，成为CV理论的主要问题。 从上面的讨论可知，无论CE理论或者CV理论，都使集成电路性能得到改善，集成密度得到显著提高 但是，各自都存在由于过低的电压量(CE理论)或过高的电场强度(CV理论)所带来的一系列性能限制。如果完全按用CE理论或CV理论缩小集成电路，器件性能显然不能得到最佳化。,91,深层分析,3. 按比例缩小的QCV理论,按比例缩小的QCV理论，事实上也是CE理论的修正型。它要求电源电压及其他电压量按 而变化，以实现上述对电压的要求。选择 并没有明确的物理意义，但它们与目前半导体工业中电源电压下降的速率比较接近。 按QCV理论缩小的器件和电路的性能折衷了CE及CV理论的优点和缺点，因而表现出较好的电路性能。 器件尺寸的缩小是实现高性能超大规模集成电路的必经之路，各种缩小尺寸的理论均有各自的特点及存在的局限性。因此，它们只能作为缩小器件尺寸的指导性理论，我们必须根据具体的应用和工艺的可能性，实现设计的最佳化。,92,深层分析,3,93,深层分析,94,深层分析,