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1、DDS在基准时钟中的应用专题技术与工程应用DDS在基准时钟中的应用崔生保,贾香娥(1.西安电子科技大学,陕西西安710071;2.中国电子科技集团公司第54研究所,河北石家庄050081)摘要介绍了基准时钟的系统设计及工作原理.分析提出了基准时钟对DDS的基本要求,选定了AD9852DDS芯片.描述了AD9852的功能特性及其在基准时钟中的应用,重点分析了,AD9852系统时钟的选取对输出杂散的影响.关键词基准时钟;DDS;AD9852;输出杂散中图分类号TN915.1文献标识码AApplicationofDDSinPrimaryReferenceClockDesignCUISheng-bao
2、.JIAXiange(1.XidianUniversity,XianShanx710071,Cina;2.The54thResearchInstituteofCETC,ShijiazhuangHebei050081.ChinaAbstractThepaperintroducesthesystemdesignandoperationprincipleoftheprimaryreferenceclockequipment.Afterananalysisoftherequirement,AD9852DDSchipisputforward.Itpresentsthefunctionandapplica
3、tionofAD9852chipinprimaryreferenceclockdesign,putemphasisontheanalysisoftheselectionofsystemclockofAD9852.KeywordsprimaryreferenceclockDDS;AD9852;spurious0引言数字通信网需要有一个高稳定和高精度的网同步环境,以保证通信网内各种业务得以正常传送和交换.新通信技术和新业务的发展,对于同步的要求也会不断提高.有必要在同步节点处或通信设备较多的地方以及通信网的重要枢纽处,单独设置时钟系统,对所在的通信楼的设备提供合乎标准的同步基准信号.因此,能够提供
4、高质量时钟的区域基准时钟设备具有广阔的市场需求.利用全球定位系统(GPS)对本地时钟频率进行校正,能够在保证系统输出频率稳定度的同时,具有较好的性能价格比.其中的核心环节在于数字直接频率合成器DDS的应用.1系统设计DDS具有极高的频率分辨率和非常小的频率调谐步进,能够有效地实现频率的精调.同时DDS是一个开环系统,当一个转换频率的指令加在DDS的数据输入端时,它会迅速合成所需要的频率信号,在输出信号上没有叠加任何电流脉冲,输出变化为一个平稳的过渡过程,且相位是连续变化的.DDS这些优点使其非常适用于频率的跟踪与同步.基准时钟的组成框图如图1所示.其基本工作原理为:卫星接收模块输出标准秒信号1
5、PPS与DDS输出的32.768MHz信号通过一个数字鉴相器进行鉴相,输出一个16bit的相差.由CPU系统读入相差值,通过一定的控制算法,输出一个48bit的数字调谐值给DDS,去控制DDS频率的变化.图1基准时钟的组成框图DDS芯片的参考时钟来自铷钟或晶振,如果不对其输出频率进行调整,DDS输出频率的稳准度与铷钟或晶振一致,通过接收卫星定时对DDS的输出频率随时进行校正,即可使DDS的输出与卫星时钟基本一致,达到一级时钟的精度.2加S芯片的选定根据ITUTG.811规定,基准时钟的频率稳准度优于110,所以DDS的频率分辨率需要超过37bit收稿日期:200602202006年无线电工程第
6、36卷第9期49专题技术与工程应用AD9852是AD公司采用先进的CMOS技术生产的具有高集成度的CompleteDDS,是目前市场上性价比较高的DDS器件之一,提供了48bit的频率分辨率,最大时钟频率300MHz,输出频率DC一120MHz,近端杂散抑制优于一80dBe,远端优于一48dBe,相位噪声为一148dBe/Hz10kHz,频率跳变速度为130ns.AD9852不仅内部集成12位DAC,还可以通过片内的高速比较器将滤波后的正弦波信号转换成方波,作为时钟信号输出,所以在基准时钟中选用了AD9852芯片来实现频率微调.3AD9852组成AD9852主要由时钟倍频器,频率累加器,相位累
7、加器,正弦转换表,逆sinc滤波器,数字幅度调制乘法器,编程寄存器,频率和相位控制字乘法器与调频控制逻辑,D/A变换,I/O口缓冲器,比较器等组成.(1)时钟倍频器AD9852片内内置了可编程时钟乘法电路.较低频率的参考时钟信号可以通过乘法电路实现从420的整数倍频成为系统时钟信号.这是一个可编程锁相环参考时钟倍频器,允许用户选择整数倍频次数.利用这个功能用户最低输入15MHz的时钟便可产生300MHz的内部系统时钟.(2)频率累加器,相位累加器,正弦表转换这是DDS的核心部分,整个DDS输出的各种数字信号都由该部分完成.(3)数模变换器数模变换器产生300MSPS(最大)DDS输出余弦信号,
8、这是一个12bit电流输出的数模变换器,最大输出电流为20mA.10mA输出电流提供最好的SFDR(Spurious.freeDynamicRange)性能.要得到最佳SFDR,2个数模变换器的输出应接相等负载,特别是输出频率很高时,这时谐波失真更显着.(4)逆sine滤波器这个滤波器对数模变换器的输入数据进行预均衡,补偿由于DAC输出阶梯特性带来的失真,使其幅频响应平坦,该逆sine滤波器是一个17抽头的线性相位FIR(有限冲激响应)滤波器,它的频率响应是反sine包络.数据经过该滤波器就可以校正sine包络形的畸变.(5)数字幅度调制乘法器这是一个字长为12位的数字乘法器,把信号振幅的满刻
9、度值等分为4096份,通过编程控制输出502006RadioEngineeringVo1.36No.9信号振幅的变化,也可不用数字乘法器,使的输出信号幅度恒定为满刻度值.(6)高速比较器AD9852内部有高速比较器,接到DAC滤波输出端,通过将正弦信号转变为方波信号,直接输出一个抖动很小的脉冲序列,此脉冲输出可用作时钟输出信号.4AD9852DDS的应用(1)工作模式选择AD9852有SingleTone,FSK,RAMPEDFSK,CHIRP,BPSK五种可编程工作模式,可通过可编程控制寄存器中(1FH)的3位工作模式设置位进行选择.各个工作模式下可实现的功能不尽相同,但所有的工作模式都具有
10、对输出信号的频率和相位进行调节和控制的功能.在网同步模块设计中AD9852的工作模式选择单调模式(SingleTone)(000模),该模式为AD9852上电复位后的缺省模式,也可通过设置控制寄存器(1FH)的工作模式位来实现.(2)CPU接口与寄存器设置AD9852有10MHz串行和100MHz,8位并行2种CPU控制接口,可通过AD9852的串并行选择(S/PSELECT)引脚进行选择,设计选用AD9852的并行编程模式,用MPC860控制AD9852非常方便.用户编程的控制数据放在缓冲寄存器里,要使缓冲寄存器里的数据传送到DDS运行核心,需要一个更新时钟信号.这个信号可由用户控制外部提供
11、,也可由AD9852内部更新时钟器产生.为了避免在操作寄存器期间发生更新,本设计采用用户控制外部更新的方式,在48bit的频率控制字全部写完后才进行更新.(3)低通滤波器设计AD9852芯片内部不带低通滤波器,所以外围电路中应该按实际工作需要外接低通滤波器,滤除不需要的频率分量.低通滤波器的设计要综合考虑滤波器的复杂程度,DDS时钟的选择,DDS输出频率的选择等诸多因素,因为它们决定了滤波器的通带带宽,杂散的大小以及它们距主频的最小距离(即对滤波器阻带的要求).但是,如果DDS的时钟频率选得不好,杂散距主频太近,那么加滤波器也是没有用的.系统选用32.768MHz输出频率,低通滤波器选用特性阻
12、抗200Q截止频率40MHz的六阶椭圆函数滤波器.(4)降低功耗设计AD9852是一种大规模集成电路,系统时钟较高专题技术与工程应用时功耗较大.为了提高系统的高温环境适应性,除尽可能选用较低的系统时钟频率外,AD9852还可以关闭部分不用的功能模块降低功耗.通过设置相应的控制位,逆sinc滤波器和控制DAC可以跳过不用,能明显减小功耗.5DDS输出杂散与系统时钟的选取由于DDS的采样特性以及DAC的非线性,DDS系统的输出中含有假信号干扰和杂散,这也是DDS应用的一个缺点.在工程设计过程中,正确地看待DDS的固有杂散,充分考虑杂散的影响,尽量避免杂散分量落入输出频带,以此来获得较好的杂散指标,
13、是前期设计最需要重点考虑的因素.在实际应用中,可根据需要选择适合的频率字,避开会产生不利的大量密集杂散的频率字.在基准时钟中,DDS的输出频率在一个固定频率点上下微调,而DDS的杂散幅度与频率控制字有关系.当截断的低B位为零时,就没有相位截断误差产生,杂散当然最小.虽然频率不可能固定在截断误差为零的一个频率点而需要上下微调,但输出频率与主输出频率的频率相差很小,此时低B位的权重很小,输出杂散也会很小.所以完全可以进行优化设计,从而获得较好的杂散性能.频率控制字,系统时钟Fclk,相位累加器位数,输出频率满足如下关系:因为AD9852的N=48,fo=32.768MHz,而与.相关,因此实际就是
14、对系统时钟.的合理选择.为了由AD9852输出频率32.768MHz时钟信号,可以采用10MHz参考时钟,用参考时钟10倍频作系统时钟,系统时钟频率100MHz,也可以采用16.384MHz参考时钟,用参考时钟8倍频作系统时钟,系统时钟频率131.072MHz,下面就对100MHz及131.072MHz两组系统时钟进行比较分析.(1)混叠干扰由于DDS是一个采样系统,因此满足奈奎斯特采样定理fo0.5_厂c,且在nfc土fo(/t为整数)处有干扰频率存在,干扰频率离中心频率越远,干扰频率的幅度就越小,便于滤波器滤除.选用100MHz的系统时钟产生32.768MHz的输出信号时,奈奎斯特带宽为0
15、50MHz.混叠频率分量为:67.232MHz,132.768MHz,167.232MHz,232.678MHz.选用131.072MHz的系统时钟产生32.768MHz的输出信号时,奈奎斯特带宽为065.536MHz.混叠频率分量为:98.304MHz,163.84MHz.229.376MHz.294.912MHz.2种方式在奈奎斯特带宽以内均没有混叠信号存在,离有用信号32.768MHz也较远,通过一个低通滤波器可以滤除奈奎斯特带宽以外的混叠信号.(2)输出杂散影响DDS输出杂散主要有累加器的进位误差和相位截断误差2个因素.相位累加器进位误差是由于累加器溢出时存在剩余量,累加器溢出时不能回
16、到初始状态,AD9852相位累加器位数N=48,查找表位数A=17.当系统时钟为100MHz,输出频率为32.768MHzU,频率控制字=32.768248/100=92233720368547.75808,不是2的整数次方,存在进位误差.当系统时钟为131.072MHz,输出频率为32.768MHz时,频率控制字=32.768248/131.072=2,不存在进位误差.,由相关理论可知,fo=gJc,g=1,2,3时相位截断误差才可能为零,当系统时钟为100MHz,输出频率为32.768MHz时,口不是正整数,存在相位截断误差.当系统时钟为131.072MHz,输出频率为32.768MHz时
17、,口=2巧为正整数,相位截断误差为零.通过分析可知,当输出载波频率为32.768MHz时,选用131.072MHz的系统时钟,能够达到更好的效果:混叠干扰较小,没有截断误差,输出频谱稳定.131.072MHz系统时钟通过AD9852的时钟倍频器对外部16.384MHz参考时钟8倍频来完成.6结束语DDS具有相位和频率分辨率高,稳定度好,频率转换时间短,输出相位连续等优点,非常适合在高精度时钟设计方面的应用.AD9852是一种功能强大,使用方便的DDS集成电路,笔者成功地将其应用于基准时钟设计,达到了较为理想的性能指标.参考文献1高泽溪,高成.直接数字频率合成器(DDS)及其性能分析J.北京航空航天大学,1998,24(5):615618.2郗洪杰,吴永欣.AD9850DDS并行控制方案设计及EPLD实现J.无线电工程,2004,34(3):6061.作者简介崔生保男,(1968一),西安电子科技大学硕士研究生.主要研究方向:通信与信息系统.贾香娥女,(1973一),中国电子科技集团公司第54研究所工程师.主要研究方向:通信网络产品的研发.2006年无线电工程第36卷第9期51