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1、物电学院可编程逻辑设计实验报告单1姓名学号实验日期成绩周玫1012141362013 年 06 月 15 日实验四 基本时序逻辑电路的PLD实现（1）实验名称：利用 VerilogHDL设计一个模10加法计数器和一个时钟10分频电路实验目的：1. 熟悉用可编程器件实现基本时序逻辑电路的方法。2. 了解计数器的Verilog描述方法，以及偶数分频的思路与原理。 预习要求：1. 回顾数字电路中加法计数器的相关知识。实验说明：1. 用MAX+plus II软件开发PLD器件有两种设计输入方式：原理图输入和 HDL语言输入方式，或者将两者结合起来，一部分电路采用原理图，另一部分采用HDL语言。2. 加
2、法计数器表示随着时钟脉冲的输入，计数器从0开始正向计数，直到计满规定的模值后归零，然后依次循环计数。模10计数器表示，计数器从 00001001循环计数。3. 时钟分频电路的功能是，对输入的时钟频率进行偶数倍的降频（倍增其周期），10分频意味着分频后产生的新时钟周期是输入时钟的20倍。实验内容与步骤：1. 新建一个属于自己的工程目录。2. 用VerilogHDL语言方式编写一个模 10加法计数器cnt_10。3. 对此计数器模块进行编译和仿真。4. 用VerilogHDL语言方式编写一个 20分频模块fenpin_20，对输入时钟进行 20分频 处理。5. 对此分频电路进行仿真。实验报告要求：
3、1. 将自己绘制的电路图或者编写的VerilogHDL代码，截图或者复制到实验报告中。2. 将代码关键位置写上相应注释（可用中文） 。3. 对仿真波形截图，贴到实验报告中。实验图表与数据：1.模10加法计数器cnt_10的Verilog代码#物电学院可编程逻辑设计实验报告单nuadtLle count.ioj (com；, qout f reset f elk;input resetlk;output qout;re3: qout;output cout;always (posedge clkbeginif(rese匸)elseif qout)qoutr=qout+ L ；eXseqo ut-0;endassign cout(qout=3)? 1 ：n ;endmodTLle模10加法计数器ent 10的仿真波形:2dkqhJl|*|刮| Tmt |1Q67眸严 Viluc0H0| |11111 1 1i i 1i i i i i i0 1! 1* 0 ? *m K5KEXT屁iirip圖tQ6 Tfh皿go 9皿160严9B0尹*#2. 20分频模块fenpin_10的Verilog代码:20分频模块fenpin_10的仿真波形:3物电学院可编程逻辑设计实验报告单4