《(整理)数字ic设计流程..docx》由会员分享，可在线阅读，更多相关《(整理)数字ic设计流程..docx（10页珍藏版）》请在三一文库上搜索。
1、精品文档数字集成电路设计流程数字集成电路设计流程数字集成电路设计流程1. 设计输入电路图或硬件描述语言2. 逻辑综合处理硬件描述语言，产生电路网表3. 系统划分将电路分成大小合适的块4. 功能仿真State Key Lab of ASIC & Systems, Fudan University数字集成电路设计流程5. 布图规划芯片上安排各宏模块的位置6. 布局安排宏模块中标准单元的位置7. 布线宏模块与单元之间的连接8. 寄生参数提取提取连线的电阻、电容9. 版图后仿真检查考虑连线后功能和时序是否正确State Key Lab of ASIC & Systems, Fudan
2、University数字集成电路设计工具. 主要的 EDA vendor Synopsys ：逻辑综合，仿真器，DFT Cadence ：版图设计工具，仿真器等 Avanti ：版图设计工具 Mentor ： DFT，物理验证工具 Magma: BlastRTL, Blast FusionState Key Lab of ASIC & Systems, Fudan University选择设计工具的原则. 只用 “ sign- off ”的工具 保证可靠性，兼容性. 必须针对芯片的特点 不同的芯片需要不同的设计工具. 了解设计工具的能力 速度、规模等State Key Lab of A
3、SIC & Systems, Fudan University设计工具的选择. 设计输入 任何文本编辑工具 Ultraedit, vi, 仿真器自带编辑器.RTL 级功能仿真 Modelsim (Mentor), VCS/VSS ( Synopsys ) NC-Verilog ( Cadence ) Verilog-XL ( Cadence )State Key Lab of ASIC & Systems, Fudan University设计工具的选择. 逻辑综合 Cadence: Ambit, PKS; Synopsys: Design Compiler; Magma: B
4、last RTL. 物理综合 Synopsys: Physical CompilerMagma: Blast Fusion State Key Lab of ASIC & Systems, Fudan University 设计工具的选择. 形式验证工具 Formality ( Synopsys ) FormalPro ( Mentor ). Floorplanning / 布局 /布线 Synopsys: Apollo, Astro, Cadence: SoC Encounter, Silicon Ensemble. 参数提取. Cadence: Nautilus DC. Synop
5、sys: Star-RC XT. 时序验证 Cadence: PearlSynopsys: PrimeTimeState Key Lab of ASIC & Systems, Fudan University设计工具的选择. DRC/LVS Dracula (Cadence) Calibre (Mentor ) Hercules (Synopsys). 可测试性设计(DFT) 编译器和自动测试模式生成 Synopsys: DFT 编译器 ,DFT Compiler; 自动测试生成 (ATPG) 与故障仿真, Tetra MAX Mentor: FastScan. 晶体管级功耗模拟 Sy
6、nopsys: PowerMillState Key Lab of ASIC & Systems, Fudan University中国大陆EDA 工具的使用状况State Key Lab of ASIC & Systems, Fudan University集成电路设计流程. 数字集成电路设计流程. 模拟集成电路设计流程. 混合信号集成电路设计流程.SoC 芯片设计流程State Key Lab of ASIC & Systems, Fudan University模拟集成电路设计流程State Key Lab of ASIC & Systems, Fudan
7、 UniversitySchematicEntrySimulationLayoutentryRCextractionPostlayoutsimulationStartFinishFull-chipDRC/LVSOnline DRC“ 集成电路导论” 扬之廉State Key Lab of ASIC & Systems, Fudan UniversityState Key Lab of ASIC & Systems, Fudan UniversityState Key Lab of ASIC & Systems, Fudan UniversityState Key Lab
8、 of ASIC & Systems, Fudan University设计工具的选择.Circuit: Cadence Virtuoso Composer (Cadence).Simulation Synopsys: NanoSim, HSPICE.Layout Cadence Virtuoso (Cadence)State Key Lab of ASIC & Systems, Fudan University集成电路设计流程. 数字集成电路设计流程. 模拟集成电路设计流程. 混合信号集成电路设计流程.SoC 芯片设计流程State Key Lab of ASIC &
9、 Systems, Fudan University混合信号芯片设计流程. 首先，进行模拟/数字划分. 然后，分别设计模拟和数字部分. 最后，将模拟/数字模块协同仿真，并进行版图拼接，验证State Key Lab of ASIC & Systems, Fudan UniversityState Key Lab of ASIC & Systems, Fudan University混合信号芯片设计流程精品文档精品文档State Key Lab of ASIC & Systems, Fudan University集成电路设计流程. 数字集成电路设计流程. 模拟集成电路设
10、计流程. 混合信号集成电路设计流程. SoC 芯片设计流程State Key Lab of ASIC & Systems, Fudan UniversitySoC 芯片设计流程. SOC 以嵌入式系统为核心，集软硬件于一体，并追求产品系统最大包容的集成SoC 芯片设计流程. 软硬件协同设计State Key Lab of ASIC & Systems, Fudan UniversitySoC 芯片设计流程. 芯片规划、划分. 分系统之间的连线最少。. 功能相关性、数据相关性、操作相关性State Key Lab of ASIC & Systems, Fudan Univ
11、ersityState Key Lab of ASIC & Systems, Fudan UniversitySoC 芯片设计流程. 系统规划、划分 软硬件划分 模拟数字划分 挑选 IP 模块. 各模块按上述流程设计. 验证和测试 软硬件协同验证 模拟 / 数字混合仿真State Key Lab of ASIC & Systems, Fudan UniversitySoC 设计的挑战. 验证工作高度复杂. 芯片的可测性设计. 功耗分析. 互连、串扰、IR drop. 热分析 .总结. 不同的电路，不同的设计流程 电路的种类 电路的规模. 设计流程不断演变 IP reuse System Level synthesizeState Key Lab of ASIC & Systems, Fudan University精品文档