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1、第五章部分习题参考答案【5-10】一个1K * 8的存储芯片需要多少根地址线，数据输入输出线？解：n = log 21024 = 10根。由于一次可读写8位数据，所以需要8根数据输入输出线。【5-11】某计算机字长32位，存储容量64KB,按字编址的寻址范围是多少？若主存以字节编址， 试画出主存字地址和字节地址的分配情况？解：因为字长32位，所以64KB = 16KW要表示16K个存储单元，需要14根地址线。所以按字编 址的寻址范围是 0000H3FFFH。若按字节编址，假设采用 PC机常用的小端方案，则主存示意图如下：字节地址0000H0003H0002H0001H0000H0004H000
2、7H0006H0005H0004H« « *FFF8IIFFFBHFFFAHFFF9IIFFF8IIFFFCIIFFFFHFFFEIIFFFDIIFFFCII【5-13】现有1024X1的存储芯片，若用它组成容量为 16KX 8的存储器。试求：(1) 实现该存储器所需芯片数量(2) 若将这些芯片分装在若干块板上，每块板的容量是4KX 8,该存储器所需的地址线的总位数是多少？其中几位用于选板？几位用于选片？几位用作片内地址？解：(1) 需要16组来构成16K,共需芯片16X 8 = 128片 需要的地址线总位数是14位。因为共需4块板，所以2位用来选板，板内地址12位，片内地
3、 址10位。1每块板的结构如下图A11-A0DDD&DDDD34块板共同组成16KX 8存储器的结构图【5-15】某半导体存储器容量16KX 8，可选SRAM芯片的容量为4K X 4;地址总线A15AO（AO为最低位），双向数据总线D7DO,由R/W线控制读写。设计并画出 该存储器的逻辑图，并注明地址分配、片选逻辑和片选信号的极性。解：注：采用全译码方式方案片选片内地址A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0000000000000一0000】4K0000111111111111J0001000000000000L4K0001111111111111
4、J0010000000000000卜4K0010111111111111J0011000000000000l_4K0011111111111111J由以上真值表可知，采用全译码方式，A15, A14恒为0, A13, A12为00, 01, 10, 11时分别选定4组不同的4K的RAM芯片。可以写出片选逻辑表达式CSO = A13A12CS1 = A13:IA12CS2 = A13U12CS3 = A13:IA12EN = MREQ + A14 + Al 545All-AOA35OOOOH-OFFFHAM-MREQ4氏M3UOOH-3FFFHLiCSAJEhI Yo! 亓Y2iA122000H
5、-2FFFHICDOH-IFFFHCS4K M6 C£?氐5-D D D D-5 2 1T & DDDD【5-17】用容量为16KX1的DRAM芯片构成64KB的存储器(1) 画出该存储器的结构框图(2) 设存储器的读写周期均为0.5微秒，CPU在 1微秒内至少要访存一次，试问采用哪种刷新方式 比较合理？相邻两行之间的刷新间隔是多少？对全部存储单元刷新一遍所需的实际刷新时间是 多少？解：(1)结构框图如下(若看不清可以从”视图”菜单中调整显示比例 )A 3 - AO4152Y2(>A.14Y3i-汪16K16K * 116K - 116K * 1 由于存储器芯片规格为1
6、6KX1,所以，其芯片内部的存储矩阵是 128X128的存储矩阵。若采用集中刷新方式，则死区为 0.5 X 128 = 64微秒。而CPU 1微秒至少访存一次，长达 64微 秒的死区显然极为不合理。若采用分散刷新方式，则需要将系统存取周期增加至1微秒，降低了整机速度，且刷新过于频繁。所以，应该采用异步刷新方式，假设允许的最大刷新间隔是2ms,则相邻两行刷新间隔为2ms/ 128 =15.625微秒。全部存储单元刷新一遍实际时间是0.5 * 128 = 64 微秒【5-18】有一个8位机，采用单总线结构，地址总线 16位（A15A0），数据总线8位（D7D0）,控制总线与主存有关的信号有 MRE
7、Q （低电平有效允许访存）和R/W （高电平为读命令，低电平为写命令）。主存地址分配如下：从08191为系统程序区，有ROM芯片组成；从819232767为用户程序区； 最后（最大地址）2K地址空间为系统程序工作区（上述地址均为十进制，按字节编址）。现有下列存储芯片：8KX 8的ROM 16KX 1，2KX 8，4KX 8，8KX 8的SRAM从上述规格中选用芯 片设计该机的存储器，画出主存的连接框图，并注意画出片选逻辑及与CPU的连接。解：注：该题首先应将十进制的单元数转换成对应的地址空间。片选片内地址A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A00000000
8、0000000000001111111111111001000000000000000111111111111110100000000000000010111111111111101100000000000000111111111111111100000000000000010000111111111118KU8KC8K可得系统程序区为 0000H仆FFH（8191） （8K），用户程序区2000H-7FFFH（24K），程序工作区 8000H- 87FFH（2K）。所以，选用 8KX 8 ROM一片，8KX 8 RAM 3 片，2KX 8 RAM 1 片。由真值表分析可知，可以用 A15,
9、A14, A13通过3-8译码器进行片选，由于最后 2K空间片内地址 只有11位，所以，通过一个或门共同参与片选工作。U8Kcsci = VO = Al5 * X14 * A13CS1 = Y1 = Al5 * A14 * A13CS2 = Y2 = AIS * AM * A13CS3 = Y3 =* A14 * A13CS4 = Y4 + J12 + JYU = A15 * A14 * AA3 + 7l12 + All连接图如下A15 SO OOQQH-3FFFHA14AllMRAllAJ2ViY3i>Y5bY6iY7CiCS1 200DH3FFFH S2 4OQ0H-5FFFH丽（5
10、000H7FTFHCST8K * g RAMSK * 3ROMTI8K * 8-RAM十8K * 8RAM2K * 8 RAM£SOOOH-87FFH8:EUW【5-19】某半导体存储器容量15KB其中固化区8KB可选EPROMS片为4K X 8;可选随机读写区 7KB,可选SRAM芯片有：4KX 4,2K X 4,1K X 4.地址总线A15A0,双向数据总线 D7DO, R/W控 制读写，MREQ为低电平时允许存储器工作。设计并画出该存储器逻辑图，注明地址分配，片选逻 辑，片选信号极性等。解：注：该题采用全译码方案， 选用2片4KX 8的ROM 2片4KX 4的RAM 2片2KX
11、 4的RAM 2 片 1KX 4 的 RAM0011000000000000001101111111111100111000000000000011101111111111 .1K2K由上表分析可知，A15, A14恒为零，可以通过A13, 选，采用全译码方式，片选逻辑如下：A12的四个不同状态，00, 01，10，11进行片10#4K 的 ROMfe址是 0000H0FFFH 片选 CS0 = Y04K的ROMfe址是1000H 仆FFH片选CS1 = Y14K的RAM地址是2000H2FFFH片选CS2 = Y22K 的 RAM地址是 3000H37FFH 片选 CS3 = A11 + Y
12、31K 的 RAM地址是 3800H3BFFH 片选 CS4 = A10 +A11 + Y3EN = MREQ + A14 + A15连接图如下：2K的RAM片内地址线为A10A0, 1K的RAM的片内地址线为A9A0,图中未画出A15rA14Al 3Yl<>A12Y2Y3CSC OOOOH-OFFFHCS1 1000H-1FFFHCS2 2000H-2FFFHEAM4K *S4K *SKOM2KK4 RAM2K *4AllA10IK *4RAMIK *4KAM3800H-3BFFH【5-20】某计算机地址总线16位，访存空间64KB外围设备与主存统一编址，I/O空间占用FCOA
13、FFFFH现用2164芯片(64K * 1)构成主存储器，设计并画出该存储器逻辑图，并画出芯片地址线， 数据线与总线的连接逻辑以及行选信号和列选信号的逻辑式，使访问 I/O时不访问主存。动态刷新逻辑暂不考虑当【5-25】设某计算机主存容量为4MB Cache容量为16KB每块包含8个字，每字32位，设计一个 4路组相联映像(即Cache每组内有4个块)的Cache组织，要求：(1)画出主存地址字段中各段的位数 设Cache的初态为空，CPU依次从主存第0, 1, 2, 3,99号单元读出100个字(主存一次读 出一个字)，并重复按此次序读8次，问命中率是多少？(3) 若Cache的速度是主存的
14、6倍，试问有Cache和无Cache相比，速度提高了多少倍？ 解： 主存容量4MB所以地址共22位。每块为8X 4 = 32字节，所以块内地址是5位。4块为一组，所以组内块地址是 2位。每组共32X 4 = 128字节，Cache为16KB 共16KB / 128B = 128 个组。所以组地址 7位主存可以分为4MB / 16KB = 256个区。所以区地址是8位。宕位区地址訓立区内组地址2位组内块地址适块内地址 分析：由于Cache的初态是空的，所以CPU访问0号字单元时未命中，此时需调入 CACH的 0 号块，由于Cache每块有8个字，07号单元的内容被调入Cache,故后续访问17号
15、字单元 时命中。以此类推，主存第 0、1、2、99号字单元分别在0、1、2.12块中，所以CPL第一 遍访问099号单元的过程中，每个块第1个单元均不命中，故共有13次未命中。而第二遍到第八遍访问时由于所有信息均已调入Cache,所以全部命中。命中率 = (800 - 13) / 800 = 98.375%(3)设访问一次Cache需要时间为t，则访问一次主存需要时间为 6t.，访问没有Cache时，访问主存需时间6t ;有Cache时，访问主存的时间是 6t *(1-98.375%) Cache 的时间 98.375%t, 平均的访问时间 为：6t * (1-98.375%) + 98.375%t = 1.08125t所以，速度提高为：6t / 1.08125t5.5倍。13