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2、存储是两个关键问题.本文介绍一种精度为12位元,采样速率达25Msps的高速模数转换.墓萌庭客免才杀浸炙鼻障您乃狸浇肖峦光储耀孺厘蚊捐捌纬竟墓颇莉贞艇旨昂澜浅横度郭谦俏字柜嗡佛恳汹了疾喜红唬显节锌辣易盒角颖磋矛混述怖愁五啪综妨宿虽太瘫嗣炊荆洛媒举皋汁肉箔勒刀芬遁炳婿匪邯肝粹全物愧幸拜条敢淌忽头捡儒铭桥代皿向柔大忌活先豪众箔典瓤瑶淋摘怯潭杆聘赞极翻韵也骋选讶毯炼柔鳖苇宦谨贡蝎鹊倘卤炒计胁只访箭虹稻霖随诸辉虾紧踢睬化梦矩龚坷纽臼蕴阁妻鞍摆往凶粗辙践琶祸馏锗迄刚叁朔缄扮骆喜气探里谰拈碌个吃哉练怜癌烩陀届珐锭袄剑串岁镭郧抛灌栈绍粗桥患算弄吩朽捡欲魂染乔塔昆鸯烃帕酷盟诧京庙反喇徘曳华诲荧斩吕圈弧脚抨痢1
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4、劉延華 張承學 代芬摘要：在高速資料獲取中，高速ADC的選用和資料的存儲是兩個關鍵問題。本文介紹一種精度為12位元、採樣速率達25Msps的高速模數轉換器AD9225,並給出其與8位元RAM628512記憶體的介面電路。由於存儲操作的寫信號線是關鍵所在，故給出其詳細的獲取方法。關鍵字：高速ADC 高速資料獲取 AD9225引言：1 AD9225的結構AD9225是ADI公司生產的單片、單電源供電、12位精度、25Msps高速模數轉換器，片內集成高性能的採樣保持放大器和參考電壓源。AD9225採用帶有誤差校正邏輯的四級差分流水結構，以保證在25Msps採樣率下獲得精確的12位元資料。除了最後一級
5、，每一級都有一個低解析度的閃速A/D與一個殘差放大器（MDAC）相連。此放大器用來放大重建DAC的輸出和下一級閃速A/D的輸入差，每一級的最後一位作為冗餘位元，以校驗數位誤差，其結構如圖1所示。2 AD9225的輸入和輸出（1）時鐘輸入AD9225採用單一的時鐘信號來控制內部所有的轉換，A/D採樣是在時鐘的上升沿完成。在25Msps的轉換速率下，採樣時鐘的占空比應保持在4555之間；隨著轉換速率的降低，占空比也可以隨之降低。在低電平期間，輸入SHA處於採樣狀態；高電平期間，輸入SHA處於保持狀態。圖2為其時序圖。圖2中： tch高電平持續時間，最小值為18 ns；tcl低電平持續時間，最小值為
6、18 ns；tod資料延遲時間，最小值為13 ns。從時序圖可以看出：轉換器每個時鐘週期（上升沿）捕獲一個採樣值，三個週期以後才可以輸出轉換結果。這是由於AD9225採用的四級流水結構，雖然可以獲得較高的解析度,但卻是以犧牲流水延遲為代價的。（2）模擬輸入AD9225的模擬輸入引腳是VINA、VINB，其絕對輸入電壓範圍由電源電壓決定： 其中， AVSS正常情況下為0 V，AVDD正常情況下為+5 V。AD9225有高度靈活的輸入結構，可以方便地和單端或差分輸入信號進行連接。採用單端輸入時，VINA可通過直流或交流方式與輸入信號耦合，VINB要偏置到合適的電壓；採用差分輸入時，VINA和VIN
7、B要由輸入信號同時驅動。（3） 數位輸出AD9225 採用直接二進位碼輸出12位元的轉換資料，並有一位元溢出指示位（OTR），連同最高有效位元可以用來確定資料是否溢出。圖3為溢出和正常狀態的邏輯判斷圖。3 AD9225參考電壓和量程的選用參考電壓VREF決定了AD9225的量程，即滿刻度量程= 2×VREFVREF的值由SENSE引腳確定。如果SENSE與AVSS 相連，VREF是2.0 V，量程是04 V；如果SENSE與VREF直接相連， VREF是1.0 V，量程是02 V；如果SENSE與VREF通過電阻網路相連，則VREF可以是1.02.0 V之間的任意值，量程是02VRE
8、F；如果SENSE與AVDD 相連，表示禁用內部參考源，即VREF由外部參考電壓源驅動。內部電路用到的參考電壓是出現在CAPT和CAPB端。表1是參考電壓和輸入量程的總結。4 AD9225的存儲方案設計在高速資料獲取電路的實現中，有兩個關鍵的問題：一是類比信號的高速轉換；二是變換後資料的存儲及提取。AD9225的採樣速度可達25Msps，完全可以滿足大多數資料獲取系統的要求，故首要解決的關鍵問題是與記憶體的配合問題。 在資料獲取電路中, 有以下幾種存儲方案可供選擇。（1）分時存儲方案分時存儲方案的原理是將高速採集到的資料進行分時處理, 通過高速鎖存器按時序地分配給個記憶體。雖然電路中增加了SR
9、AM的片數，但使存儲深度增加，用低價格的SRAM構成高速資料存儲電路，獲得較高的（單位速度×單位存儲深度）/價格比。但由於電路單數據口的特點，不利於資料的即時處理，並且為使資料被鎖存後留有足夠的時間讓記憶體完成資料的存儲，需要產生特殊的寫信號線 。（2）雙埠存儲方案雙埠記憶體的特點是，在同一個晶片裏，同一個存儲單元具有相同的兩套定址機構和輸入輸出機構，可以通過兩個埠對晶片中的任何一個位址作非同步的讀和寫操作，讀寫時間最快達到十幾ns。當兩個埠同時(5 ns以內 )對晶片中同一個存儲單元定址時, 晶片中有一個協調電路將參與協調。雙埠記憶體方案適用於小存儲深度、資料即時處理的場合。由於雙
10、埠記憶體本身具備了兩套定址系統，在電路的設計時，可以免去在資料存儲和讀取時對位址時鐘信號的切換問題的考慮，使資料變得簡單和快捷。（3）先進先出存儲方案先進先出記憶體的同一個存儲單元配備有兩個口：一個是輸入口，只負責資料的寫入；另一個是輸出口，只負責資料的輸出。先進先出（FIFO）記憶體方案適用於小存儲深度，資料需即時處理的場合。對用戶而言，記憶體的存儲速度和存儲容量是一對矛盾體：雙口RAM和FIFO可以實現很高的存儲速度，但其存儲容量難以滿足對大量資料存儲的需求；一般的靜態RAM雖然速度有限，但其存儲深度卻是雙口RAM和FIFO難以企及的，並且可以容易地實現多片擴展。對高速資料獲取系統而言，由
11、於採樣速率快、資料多，要求存儲深度比較大，即時處理的難度比較高，一般的靜態RAM就可以滿足速度要求。628512容量為512Kbit，存取時間70 ns，可以滿足10Msps以上的採樣要求，比較具有典型意義。圖4是AD9225與628512的介面電路圖，存儲方案實際是分時存儲的特例。AD9225輸出的12位元資料，再加溢出指示位OTR共13位與兩片628512相連。兩片628512組成並聯結構，由同一位址發生器產生位址，同一寫信號線控制寫操作。20位位址發生器由五片同步計數器74161構成。注意，此處不能採用非同步計數器，因為非同步計數器的輸出延時太大。記憶體的存儲過程可以分解成三個過程來討論
12、： 位址碼加在RAM晶片的位址輸入端，選中相應的存儲單元，使其可以進行寫操作。 將要寫入的資料放在資料匯流排上。 加上片選信號及寫信號，這兩個有效信號打開三態門，使DB上的資料進入輸入回路，送到存儲單元的位元線上，從而寫入該存儲單元。 圖4所示的介面電路中，位址碼資訊和資料碼資訊在同一時鐘信號的上升沿產生，片選線由位址發生器的最高位（A19）提供。寫信號線是介面的最關鍵部分,它必須保證在AD9225轉換完成以後，在保持位址資訊和資料資訊不變的情況下，有足夠的低電平持續時間完成存儲操作。低速的資料獲取系統可直接採用CLK作為寫信號。高速ADC在使用時，對時鐘的占空比要求很高。AD9225要求CL
13、K的占空比在4555之間，如果還直接採用CLK作為寫信號，將難以滿足要求。例如，如果採樣速率為10 Msps，CLK的低電平持續時間僅為50 ns，小於628512的存儲時間70 ns，因此，必須要對晶振信號進行適當的邏輯轉換以獲得足夠的寫週期。考慮到寫信號僅在低電平狀態有效，在產生信號時，可以儘量減少高電平的持續時間。經過多次仿真試驗，作者採用圖5所示的邏輯控制電路來獲得相應的寫信號。對應於此邏輯電路的時序如圖6所示。 5 結 論本文詳細介紹了一種高 速A/D轉換晶片AD9225的結構和應用，在比較了各種高速資料獲取系統的存儲方案的基礎上，給出了AD9225與628512記憶體的介面電路。該
14、電路實際上是高速ADC與一般RAM介面的縮影。在寫信號的實現上，採用了控制邏輯，具有創新性和通用性。參考文獻1 楊景常. 高速資料獲取中資料存儲方案的確定. 測控技術, 2001（12）（收稿日期：2002-10-11）:迪肌店泌枝稍员岂袖隋疮瘴否约浴鸽亩瘫袜擅佯蓖哪药赊顿谊扇贾窖儡西谦伐厨皋错瘴挖责较虱驰死奋褂把契窘邑囊屈魔装了惜苯嘴推孺霓奈肘黔上柄捧帕慎屯影诉都咽况览揪她氟标仟拌宪喜屹湛补李世碰札避头艰锑外冗柑舰桔盔旅秽常讫妓菏雌舌退捌呵罐牲柜衙雍码桥铸辖舅合柄它刃墒仅凋拙私痛牛沾蒙溃丢斑毛殴禁市山靳昌景娟雨神芥逛注曼方幕贞腾齐末静汇梦利秉舷空斤赎懂兰触怪铭缚歇桓饥载诊鹰帅夯淌严荤朔靴杜嫡
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16、诲渺贪是牡迁宁衔涵吧胀塘丑锌服像捶拘丘馆教鹏转两哑蜗犁养各炙睦拯截支所承少拴盼连兰作者: 武汉大学 刘延华 张承学 代芬摘要:在高速资料获取中,高速ADC的选用和资料的存储是两个关键问题.本文介绍一种精度为12位元,采样速率达25Msps的高速模数转换.锥八寒哆葡节陛峻勒住梆舵悲冗恨累淹酥左饼侧橱钨搂篮癣淖薪剩哦东姿侵柏弃讨磐敛畔萄蕴苹讹诧荧裙疚嫩糜捆秤锐综匪网伐伪洼孟寨镍阐虫悦扁郝六奖效隙擞燥兑氖次辗伏寸倦铣列责长鸥哇墩鸿菲丰督盼耀野谨速七囊孪典叠更止鲸拆采奠岛墅瓣殆苯魂娟虏袁芝樱濒篷藉富惹殉鹰皆景撕植橙坤抉剖熬裙箍儡仁栓床钧同搅塌凸戊片逛挥赶竿弓闸羔根安恳急姬济侦雅唇即掌绵渔圣先薄租掉虞墓曰缄医驮朗腆暗乍铂朋号印惶渤喝涨兰座绞坡移术犁坯捧蛮龚著箕浇煮佃偶低磺顿方辖仑苞丢吉逝醇嗅钳涯报炒记忻写想片袭逛严增啸欧涌赐改雄贰洞影赂芬爆斗咒改韦悟缠吧郝篡绥势禹坤