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1、（这个内容不要）5流水线设讣是一种优化方式，下列哪一项对资源共享描述正确.嘉应学院电子信息工程学院 考试题样题（A卷）题号丁41四五总分复核人得分评卷人时间：120分钟V2009年6月）考试形式：闭卷A.而积优化方法， B.速度优化方法， C.而积优化方法， D速度优化方法,不会有速度优化效果 不会有而积优化效果 可能会有速度优化效果 可能会有而积优化效果6 在VHDL语言中，下列对时钟边沿检测描述中，错误的是DDIPA.B.一、选择题（20分）1 下列那个流程是正确的基于EDA软件的FPGA / CPLD设计流程：（B）A.原理图/HDL文本输入f适配一综合一功能仿真一编程下载一硬件测试B.
2、原理图用DL文本输入一功能仿真一综合一适配一编程下载f fl件测试C.原理图用DL文本输入一功能仿真一综合一编程下载一 f适配件测试：D.原理图/HDL文本输入一功能仿真f适配一编程下载一综合一 fig件测试2综合是EDA设讣流程的关键步骤，综合就是把抽象设讣层次中的一种表示转化成另一种表示的. 过程：在下而对综合的描述中，C是错误的。A 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文 件：B.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束：C综合是纯软件的转换过程，与器件硬件结构无关；D.综合可理解为，将软件描述与给世的硬件结构
3、用电路网表文件表示的映射过程，并且这种映射 关系不是唯一3 卿D的可编程是主要基于什么结构：0 （D. A.查找表（LUT）：B. ROM可编程：C. PAL叮编程：D与或阵列可编程：4. IP核在EDA技术和开发中具有十分重要的地位，以HDL方式提供的IP被称为：。（C硬A. IP：B 固 IP；C.软 IP：D 都不是；A. elk* event and elk 二 T thenB. falling_edge(elk) thenC if elk* event and elk 二 thenD. if elk* stable and not elk =then7状态机编码方式中其中C占用触发器
4、较多，但英实现比较适合FPGA的应用A状态位直接输出型编码B 顺序编码C,一位热码编码D 以上都不是字系统设计优化主要考虑提高资源利用率减少功耗（即而积优化），以及提高运行速度（即速度优化）：指出下列那种方法是速度优化AA 流水线设计B.资源共享C.逻辑优化D.串行化9不完整的IF语句，次综合结果可实现AA 时序电路B 双向控制电路.条件相或的逻辑电路三态控制电路10.在一个VHDL设计中Id她 是一个信号,数据类型为sidjogic. vector,试指出下面那个 赋值 语句是错误的。（D ）idata u 00001111idata ( b 0000 1111；C. idata * XD.
5、二聘:Z VHDL程序填空（20分） 下面程序是一个10线一 4线优先编码器的VHDL描述，试补充完整。IEEELIBRARYUSE IEEE.STD_LOGIC.114.ALL;ENTITY coder ISPORT ( din : INSTD_LOGIC_VECTOR(9 DOWNTO 0output :END coder;ARCHITECTURE behav OFOUTSTD_LOGIC_VECTOR(3 DOWNTO 0);CODERISDIPSIGNAL SIN : STD_LOGIC_VECTOR(3BEGINPROCESSDINBEGINIF (din(9J=*0,) THEN
6、SIN =ELSIF (din(8)=yDOWNTO 0);ELSIF(din =O)THENELSIF(din(6)=, O)THENELSIFdint5)=, 0)THENELSIF(din(4)= 0,)THENELSIF(din(3)=(T)THENELSIF(din=CT)THENELSIF(din = W)THENELSEEND-1001”;THEN SIN = 1000*SIN =SIN =*0110-；SIN =SIN = -0100* ;SIN = - OO1T* ;SIN = -0010* ;SIN = POOL ;SIN二轨 0000END PROCESS : Outpu
7、t = sin END behav;三VHDL程序改错（20分）仔细阅读下列程序，回答问题：1 在程序中存在两处错误，试指出，并说明理由: 在MAX+PtusII中编译时，提示的第一条错误为:Error; Line 12: File e:myworkiestcni4. vhd; VHDL syntax error: If statement musthave THEN, but found BEGIN instead12 H. if语句对应的关键字是Ihcn而非begin14行，QI是欠量，不能直接和招数1相加需要便用重载函数2修改相应行的程序（如果是缺少语句请指出大致的行2行号:错误1行号：
8、12错误 数程序改为：BEGIN改为THEN程序改为：USE IEEE. STD_LOGIC_UNSIGNED. ALL;LIBRARY IEEE;USE IEEE. STD LOGIC 1164. ALL；ENTITY CNT4 ISPORT ( CLK : IN STD_LOGIC ;Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END CNT4;ARCHITECTURE bhv OF CNT4ISSIGNAL QI : STD_LOGIC ： .VECTOR(3 DOWNTO OJ ;10 BEGIN121314151617181920ENDPROCESS (
9、CLKJ BEGINIF RISING_EDGE(CLKJ begin IF Qi 15 THENQI =QI + 1 ；ELSE QI =(OTHERS =)；END IF;END IF;END PROCESS ;Q = Qi； bhv;22四-编写VHDL程序(20分、每题10分)1.试描述一个带进位输入、输出的8位全加器 端口 ： A、B为加数，CIN为进位输入，S为加和，COUT为进位输出LIBRARY IEEE;USE IE2S - STD_L0GIC_1164. ALL：ENTITY ADDERS ISPORT (A. B :IN STD_LOGIC_VECTOR (7 DOWNT
10、O 0); INCIN :STD.LOGIC;COUT : S ： END OUT STD.LOGIC；ADDERS; ARCHITECTURE OUT STD_LOGIC_VECTOR (7 DOWNTO 0); ONE SIGNAL TSOF ADDERS IS:STD LOGIC VECTOR (8 DOWNTO 0);BEGINTS + (0* & B + CIN;TS7D014NT0 0);COUT OUTPUT01PLIBARRY IEEE;USE IEEE. STD_L0GIC_1164. ALL;ENTITY MYCIR ISPORT ( XIN, CLK : IN STD.L
11、OGIC;YOUT : OUT STD_LOGIC);END MYCIR;ARCHITECTURE ONE OF MYCIR ISSIGNAL A, B, C;BEGINB = XIK OR A;PROCESS (CLK)BEGINIF CLKEVENT AND CLK = 5 J? THENA = C;C = B;END IF;END PROCESS;YOUT 5td_logic_1164all;Entity mcoreb isPort (elk, reset ; in std-logic;Ina : Ln 5t:d_logic_vector (1 downto 0); outOut乃.st
12、. d_logic_vector (3 downto 0);End ntooreto;Architecture one of mooreb isType ms_dtate LS (st. 0, stl st.2, st3J; Signal c_st, n_st : ms_tate;BeginProcess (cik, reset)BeginIf reset then c st = stO;Ekif elke eut and elk = T then c st if ina = DO thenn_3t = stO;Else n_st = stl; End if;Outa = ,OiOi”;if
13、ina =thenWhenstl 二 / _ _ n_3t = stl;Else n_ot = ot2; End if;Outa = 、 iOOO;if ina =thena c 、 Else n st 一n_3t = stO;Outa二、li00；if ina = IJ. thenElse n_5t Outa=n_3t n_3t = stO;when others End case;End process;Endone:3若已知输入信号如下图所示，分析状态机的工作时序，画出该状态机的状态转换值 (c_s iate)和输出控制信号(oui-a)：klame：Value ： EOOBns lOt
14、s 15us 2 Dus2 Sus 3,Dus 35us 40oH leselDinaout aHOnmirjZTTTj砂 tutrent slatsreset elkH 00 Ina 0H 0Out aH 0c st6 1010V stOo X2X1：K 0 X3X_0X210101000XI100xiioi11010X1000 XU0011010X1000 XI10(StOX StlX St2X StsX StO X stl X St2 Xy stl Yst24 若状态机仿过程中出现毛刺现象，应如何消除：试指出两种方法，并简单说明英原理。方 法1,添加辅助进程对输出数旅进行锁存方法2,将双进程状态机改写为单进程状态机，输出也是锁存过了，故能消除毛剌方法3,使用状态位直接输出型状态机编码方式英输出直接由当前状态输出，也没有毛刺注意: