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1、孙海峰Cadence Allegro Bus Simulation 总线仿真源同步分析孙海峰随着电子设计的快速进步，总线速度的提高在 PCB上的实现越来越难，这 样就催生了新的不受时钟制约的时序系统，即源同步时序系统。源同步时序系统 最大的优点，就是大大提升了总线的速度，在理论上信号的传送可以不受传输延 迟的影响。源同步系统的基本结构如下图所示：接收芯片选通信号（源同涉时钟）飞行叶间保持完全一致SlLobe7d jtaQ 12DLL延时器1牛Data Output to coieBuiClnclt驱动芯片Bui ClockStrnhr Input from coreDita Input fto
2、in coie图1 :源同步结构示意图图1是一个基本的源同步时钟系统的结构示意图。可以看到，驱动芯片在发送数据信号的同时也产生了 选通信号（Strobe），而接收端的触发器由该选通信 号脉冲控制数据的读取，因此，这个选通信号也可以称为 源同步时钟信号。源同步时钟系统中，数据和源同步时钟信号是同步传输的， 保证这两个信号 的飞行时间完全一致，这样只要在发送端的时序是正确的，那么在接收端也能得 到完全正确的时序。整个系统在时序上的稳定性完全体现在数据和选通信号的匹孙海峰配程度上，包括传输延迟的匹配，器件性能的匹配等等，只要两者完全匹配，那 么我们就可以保证系统时序的绝对正确，。然而，在实际的PCB
3、设计中，我们往往不可能观察到总线与选通信号的匹 配程度，我们就需要借助新的设计仿真软件，来实现这个功能，就此Cade nee顺应电子设计的大潮流，推出了 DDR总线仿真工具Bus Simulation用以进行源 同步分析仿真。那么Cade nee软件是如何来实现PCB的源同步时序分析的呢， 接下来，我将详细阐述这个过程。1、进入Cade nee Allegro SI仿真界面，如下图所示:i T Cadence Product Choices - 16.3PCB SI GXLAJteijo PCB SI XLAlegio PCB PI option XLAlego PCB Design, Pla
4、nner optionCancelHelpSelect (he Product:Product OpliorksI I Flow D signer BRE Ffrasibili GRE口 Use As Default2、点击OK进入SI仿真界面，并完成SI仿真基本流程，包括：模型库添加、 模型赋予、DC网络值定义等等。CST Model Browser口屈HSFICE MedelsDHL ModelsAll Davioe LibrariBBJblL-Hadel TypeLibrary FilterModel Type FilterNodel Hake PatternBE匚TRE Mcd*l=I
5、BIS UodjslsLXL ModelsSPICE HodelEHadcl Ji meDL23A-5678-W1234567391111111114 SI/EMI Sim-Bus Setup 命令，在弹出的Signal Bus Setup窗口进行DDR总线仿真基本设置。AnalyzeTools Help;I/EHI SimInitialize.iIR-Dtop. *,Dio del Browsed * .EMI Rule CheckerModel Assignment,.JUcdel Dump/Ref r esh.PreferencesAudit BiDirect ionalProbe.Xt
6、alk Table.1Bus Setup.图 5：调用 Bus Setup下图6即为调出的DDR总线信号的设置窗口，上方Select Bus to Setup区 域为DDR总线基本设置，包括：Bus Name仿真总线名称、Bus Direction总线 数据方向、Controller Ref des总线控制器件、Switch On数据采样沿等（与Create Simulation Bus 即可DDR1、DDR2、DDR3采样沿一致）。此外，点击创建仿真总线Snidk OnDuoH ma T出S 2E0! EbDsrttTidMid.一|blt Haiji kr mikIss*QwItqI Ls
7、-址口呂 如5htt-E BxrJsAda ce 工=世曰 业Ha Imh 也匚工占 h 女eatesi h i3LJ (Em- lt.L 血 I ZJ I3ECI MjR !d KA IBI MJ isi 3：31 xtri 4Z ur：i竺-slinj亠FKZ愿跻CBI i 3E Aeni R K! 国 I can i :.：Ittfr图6:总线信号设置 一一DDR总线驱动与接收能力选择完成上方Select Bus to Setup区域的总线选择基本设置后，接下来我们需要设置具体仿真相关参数，分别包括：为总线赋予驱动与接收能力的 Assign Bus Buffer Models选项卡，为D
8、DR总线确定选通信号或时钟信号的 Select Clocks or Strobes选项卡，以及为选通信号或时钟信号确定所需仿真的总线网络的 Assign Bus Xnets to Clocks or strobes 选项卡，其设置方式简单明晰，如图 6-8所示。S ienal Bus Sat upSelect 白os toBuv日u事 Di rwr jpnCDbirclliur Ka-EcLeSwitch Du:Der-at-iJig T&ble FileE；l_0w | Creat-B Simlat iao SurS . . |O niDirv&ticH* BiDiriet1| U：1* |
9、Afi&igui Bus Stihuluit.JiisiErj Bige1 1 _孙海峰孙海峰图7: DDR总线信号设置 一一选通信号（Strobe ）或时钟（Clock ）的选择l=J厢加4脚傅典 BaGI*k- Kod(4*cs屆甌w Busi 业占 2 Clocks Stsrbelt 仏 to SetupEua UaiteBLOrVV| Ci-cdte iJLml-a.1 ion 目ile . &bICtJ :0 ilni blFQt lOlUil giDir-act 1OHA1M |tefe b-y-n Bu*- SwalMSril-cb OnRiaang EdgeVi nI：ier-
10、5.tajig, T-ahls Ills1图8: DDR总线信号设置一一为选通信号或时钟加载需要仿真的总线网络最后，点击0K完成DDR总线的仿真设置，下面就是源同步仿真了。4、完成Bus Setup设置后，就可以进行Bus Simulation源同步仿真了。执行 Analyze-SI/EMI Sim-Bus Simulate 命令，在弹出的 Analysis BusDDR总线仿真Simulation仿真窗口中设置激励源、选择仿真类型等即可实现I lewisRETT Sin卜1RDeqp .Hodsl .rnwsi&E,EMI凱梅1便删t,Hadtl D-iip/ ReJresK -rtftrS
11、ttCeS1Pdbe u l .IttUs Tabli. .ws- Setujk i Hx心L、1軸r Simulate.i图9:调用总线仿真执行该命令后弹出如下图10所示的总线仿真对话框:图10 :总线仿真窗口其中相关参数设置如下：Case Selection表示case选择，即可以进行单板仿真 及多板的拼板仿真；Bus to Simulate表示仿真总线，由前面的 Bus Setup步骤 确定，还可以点击后面的 Bus Setup来编辑总线；Assign Bus Stimulus用于设 置总线仿真的激励源；Fast/Typical/Slow Mode用以选择仿真模式，此由器件模 型参数决定
12、不同模式参数，该选择与普通SI分析意义一致；Receiver Selection用以选择接收端；Simulation Type用以确定仿真类型，有反射分析和综合分析； Simulation Output用以确定仿真完成之后输出数据，包括仿真报告、波形以及 电路文件等。5、在 Analysis Bus Simulation 窗 口点击 Assign Bus Stimulus ，在 Stimulus Setup 窗口设置激励源，如下图所示：图11:总线分析激励源设置在激励源设置中，由于总线与选通信号或时钟信号都是同步的（源同步信号） 因此只需要设置选通信号的激励即可执行总线仿真。6、点击0K完成总
13、线仿真激励源的设置，然后回到总线仿真的窗口中来，点击F方Simulate命令，执行总线分析：，如下图所示图12 :执行总线仿真完成总线仿真后，输出波形如下图所示:图13 :总线仿真输出各节点波形从波形窗口，我们可以看到所有总线网络的各个节点的时序波形，都明晰清楚的显示出来，以此为参考或方向，既可以给我们 DDR设计给予更多的便捷。源同步总线在PCB布线的设计上更为方便，设计者只需要严格保证线长的 匹配即可，而不用太多的考虑信号走线本身的长度，单却可以大大提高高速设计 的可靠性。源同步数据传输在理论上突破了频率的限制，但随着频率的提高，在控制 Skew上也变得越来越困难，尤其是一些信号完整性因素带来的影响也越发显得 突出，而且目前的高速系统设计中，往往综合应用了普通时钟和源同步时钟技术， 这些对于高速PCB设计分析人员来说是一个越来越严峻的挑战。因此Bus Simulation的源同步仿真技术给了设计师更大的设计空间与灵感， 当挑战在源同步分析的基础上变得更加清晰，设计方向更加明确时，挑战也就成为设计师必将攻克的一道难关。