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1、数字电视信号发生器的功能原理及设计1 、系统功能数字电视信号发生系统的主要任务是产生符合SMPTE274M系统标准的 18 种数字信号测试图像，YPbPr， RGB两种视频输出接口符合ITU-RBT1120-2 GYT157-2000 演播室高清晰度数字视频信号接口标准。本系统的核心是图像信号的编码发生单元FPGA，采取单芯片多配置方案可使18 种图像信号方便地进行配置与加密。人机界面由单片机控制， 可快速地进行图像切换和格式转换。在普通电源接入下，系统需生成支持SMPTE274M系统标准中的 1080I60Hz，1080I50Hz，1080P60Hz、1080P50Hz四种标准格式的18 种
2、高清晰度电视通用测试图像的数字输出信号和模拟输出信号，其标准测试信号的数码发生内核基于 FPGA平台实现。在此基础上，本系统提供了一个人工可控功能，即用户可根据按键，对以上4 种标准的 18 种测试图案进行切换控制。考虑到输出信号的实用性， 输出的模拟测试信号和数字测试信号都必须满足相应的接口标准。为满足以上约束条件， 系统功能设计如图 1 所示。2 、信号产生的原理数字电视也是彩色电视( 只是信号的表示形式及信号的处理方法与模拟电视有所不同 ) ，因此在考虑数字电视测试信号发生器包含哪些( 测试信号 ) 内容时，本文根据彩色电视的基本特点， 首先应考虑包含一般彩色电视广播测试图的基本内容，
3、例如观察显示设备扫描非线性失真和几何失真的棋盘信号和圆信号， 观察图像清晰度和分辨率的多波群或扫频信号，观察亮度非线性失真情况以及显示器白平衡调整是否正确的灰度级 ( 或阶梯波 ) 信号，观察彩色重现是否正确的彩条信号等；另外还考虑增加了在视频测量中最常用的 2T 脉冲信号、彩色多波群信号和彩色阶梯波信号， 以及更为直观的斜波信号等， 以便全面地观察和评价彩色电视系统或设备的基本质量。数字电视信号发生器的FPGA设计1 、FPGA设计原理FPGA是整个数字电视测试信号发生器系统的核心，各种测试信号编码都在这一部分实现。FPGA设计原理如图 2 所示。所有测试信号的编码均基于图像的行列坐标而产生
4、，其行坐标和列坐标分别为像素计数器和行计数器根据全局时钟上升沿进行计数所得数值。行域信号生成模块对行计数器输出的值进行阈值划分，将测试图像按行划分为不同的区域，称为行域。在不同的行域中，根据像素计数器值进行不同的像素区域划分，将测试图像进一步划分为相对独立的信号编码区域，每个区域对应一个标志信号。此时，行列坐标与信号编码区域一一对应， 称当前输出信号所在行列所对应的信号编码区域为当前域，其标志信号为当前域标志信号。最后，根据当前域标志信号对测试信号的定时基准码、有效区域等信号进行编码，由测试图案编码模块输出全图像信号数字视频分量的码值。2 、FPGA设计总体结构该模块是系统工作的核心，如图3
5、所示，单芯片多配置方式中的主芯片，可提供支持SMPTE274M1080I60Hz1080I50Hz 格式的 18 种高清电视通用测试图，如综合测试卡信号、SMPTE219-2002测试图、SMPTE198-1998场检测图等。主芯片根据控制模块输出的图案格式选择信号，选择不同的配置程序，输出相应测试图的数字Y、CbCr信号码值，以及相关的同步消隐控制信号。图像信号配置与加密单元该模块由 8 片配置芯片 XCF02S与 1 片 XC95144XL组成，是成功实现单芯片多配置方案的关键模块。 配置程序选择连接开关即根据控制模块输出的 5b 配置芯片选择信号，选择相应测试图案的配置芯片PROM的系统
6、可编程 JTAG连线与主芯片对应引脚相连接。图像信号输出单元数字输出部分由驱动电路与接口芯片组成，模拟输出部分由TI 公司的 DA转换芯片 THS8200及其内部 IFIR 数字滤波器以及外围运算放大器电路实现数模转换功能。 可根据控制模块的图案格式以及模拟输出接口类型选择信号， 将 Y、CbCr 的并行数字视频分量信号转换为模拟输出，或者转换为 RGC模拟输出。人机界面与控制单元控制模拟信号输出类型， 并通过输出 I2C 总线对 DA 转换芯片的寄存器进行相应配置。 根据外部输入信号， 产生相应的图案格式选择信号和配置芯片选择信号，控制主芯片与配置芯片的断电与上电时序，与选择连接开关模块共同
7、完成测试图切换功能。这种单片多配置方案，信号转换速度很快，与单片单配置方案一样，为毫秒级。2.3FPGA 测试图像信号产生综合测试图像信号实际上是由多种测试信号合成的，包括圆信号、棋盘信号、多波群信号、彩条信号等。设计将综合测试图分为三个层次实现。第一层设计采用圆信号作为选通信号，圆信号外的视频有效区域输出棋盘信号，而圆信号内的视频有效区域输出多种测试信号；第二层设计采用行计数器值作为信号划分边界值，不同的行域输出不同的测试信号， 用于测试设备的各种性能； 第三层设计采用像素计数器值作为信号内部的区域划分参数，完成每种测试信号的生成。其代码设计基本框图如图4 所示。其中圆外的棋盘信号采用灰底白
8、格棋盘，圆内信号从上至下依次设计为白场、信号、 2T 脉冲信号、黑白场交织信号、100彩条信号、亮度多波群信号、 6 电平亮度五阶梯信号、 2T 脉冲信号与色亮时延差观察信号。其中黑白场交织信号中黑场与白场交替出现，每场宽80个像素点；彩条信号电平符合10001000，每个彩条信号宽160个像素点；亮度多波群信号每波带信号宽160 个像素点； 6 电平亮度五阶梯信号每阶梯宽160 个像素点； 2T 脉冲信号为半幅值宽度为34ns、幅度为 80视频幅度的2T 正弦平方正脉冲和负脉冲信号；根据黄、红色亮度电平相差较大及便于观察等因素，色亮时延差观察信号采用黄、红信号，其红黄交界处与其上面的2T 脉冲峰值点在测试图中的水平方向位置相一致。为有效利用FPGA资源，并缩短开发周期，综合测试图中的多波群信号直接调用ROM的 IP 核实现。