第三章组合逻辑电路.ppt

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1、第三章 组合逻辑电路,第一节 组合电路的分析和设计 第二节 组合逻辑电路中的竞争与冒险 第三节 组合逻辑电路模块及其应用 小结,本章任务： 1、组合逻辑电路的分析与设计 2、常用组合逻辑模块的使用 本章基本内容： 1、掌握分析和设计组合电路的基本方法 2、学习常用中规模集成模块 加法器 比较器 译码器 编码器 选择器 分配器 3、了解电路中的竞争和冒险现象,本章重点： 1、电路分析与设计经典的方法 2、常用组合逻辑模块的灵活应用,第一节 组合电路的分析和设计,组合电路 组合电路的分析 组合电路的设计,一、组合电路,输入：X1、X2Xn 输出：F1、F2Fm 逻辑关系：Fi=fi（X1,X2Xn

2、） i=1,2m 特点： 电路由逻辑门构成 不含记忆元件 输出无反馈到输入的回路 输出与电路原来状态无关,二、组合电路的分析,分析已知逻辑电路功能 步骤：,输出函数 表达式,真值表,简化函数,描述电路功能,已知组合电路,例1：试分析右图所示逻辑电路的功能,解： （1）由电路图得逻辑表达式 （2）由逻辑表达式得真值表 （3）功能分析： 多数输入变量为1，输出F为1 多数输入变量为0，输出F为0 因此该电路为少数服从多数电路，称表决电路 A有1票否决权，电路如何设计？,例2：试分析下图所示逻辑电路的功能,解： （1）由电路图得表达式 G3=B3 G2=B3B2 G1=B2B1 G0=B1B0 （2

3、）列出真值表 （3）分析功能 本电路是自然二进制码至格雷码的转换电路,自然二进制码至格雷码的转换： G3=B3 G2=B3B2 G1=B2B1 G0=B1B0 推广到一般，将n位自然二进制码转换成n位格雷码：Gi=Bi+1Bi （i=0,1,2n-1） 注意：利用此式时对码位序号大于（n-1）的位应按0处理，如本例码位的最大序号i=3，故B4应为0，才能得到正确的结果。,三、组合电路的设计,根据要求设计出实际逻辑电路 步骤：,确定输入、输出， 列出真值表,写出表达式 并简化,形式变换,画逻辑电路图,分析题意，将设计要求转化为逻辑关系，这一步为设计组合逻辑电路的关键,选择所需门电路,根据设计要求

4、,根据设计所用芯片要求,例3：半加器的设计,分析：半加器是将两个一位二进制数相加，求和及向高位进位的电路。因此，有两个输入（加数与被加数）及两个输出（和与进位）。 （1）设被加数和加数分别为A和B，和与进位分别S，C，真值表为： （2）输出函数 S=AB C=AB （3）逻辑图 （4）逻辑符号,将用“异或门”实现的半加器改为用“与非门”实现函数表达式变换形式： 用“与非门”实现半加器逻辑图如图所示： P107图3.3.2,例4：全加器的设计,全加器是实现 全加器真值表 全加器逻辑符号,一位二进制数 一位二进制数 低位来的进位,相加,和 高位进位,B3B2,B1B0 E3,B3B2,B1B0 E

5、1,B3B2,B1B0 E0,B3B2,B1B0 E2,例5：试将8421BCD码转换成余3BCD码,（1）真值表,（2）卡诺图,（3）表达式,E3=B3+B2B0+B2B1 E2=/B2B0+/B2B1+B2/B1/B0 E1=/B1/B0+B1B0 E0=/B0,（4）电路图,第二节组合电路中的竞争与冒险,一、冒险与竞争 竞争：在组合电路中，信号经过由不同的途径达到某一会合点的时间有先有后。 冒险：由于竞争而引起电路输出发生瞬间错误现象。表现为输出端出现了原设计中没有的窄脉冲，常称其为毛刺。 例：F=AC+B/C F=A/A,第二节组合电路中的竞争与冒险,二、竞争与冒险的判断 代数法：或的

6、形式时，A变量的变化可能引起险象。 卡诺图法：如函数的卡诺图上为简化作的圈相切，且相切处又无其他圈包含，则可能有险象。,第二节组合电路中的竞争与冒险,三、冒险现象的消除 1、增加冗余项 在卡诺图两圈相切处增加一个圈（冗余），就能消除冒险。 可以解决每次只有单个输入信号发生变化时电路的冒险问题，却不能解决多个输入信号同时发生变化时的冒险现象，适用范围有限。 2、增加选通信号 3、输出接滤波电容 对信号波形要求不高的场合,第四节 组合逻辑电路模块及其应用,编码器 译码器 数据选择器 数值比较器 加法器,一、编码器,功能：输入m位代码 输出n位二进制代码（m2n ）。 （一）二进制编码器 将输入信号

7、编成二进制代码的电路 逻辑功能：任何一个输入端接高电平时，n个输出端有一组对应的二进制代码输出 任何时刻只允许一个输入端有信号输入,一、编码器,4线-2线编码器逻辑图,一、编码器,优先编码 优先编码：允许N个输入端同时加上有效电平，电路只对其中优先级别最高的输入进行编码。,一、编码器,8线-3线优先编码器74148 74148的管脚定义： /I0/I7 ：输入，低电平有效，优先级别依次为/I7/I0 。 /A2/A0 ：编码输出端。 /EI：输入使能端。/EI=0时，编码； /EI=1时，禁止编码。 EO：输出使能端，高电平有效。编码状态下（/EI=0），若无输入信号，EO=0。（/GS=1）

8、 /GS：优先编码工作状态标志。编码状态下（/EI=0），若有输入信号，/GS=0。（EO=1）,（二）编码器的应用 例：用8-3线优先编码器74148扩展成16线-4线编码器。 解： （1）编码器输入线16，用两片8-3线编码器，高位为第一片，低位为第二片。 （2）实现优先编码，高位选通输出与低位控制端连接。 （3）第一片工作时，编码器输出：00000111 第二片工作时，编码器输出：10001111,二、译码器,（一）变量译码器 译码输入：n位二进制代码 译码输出m位： 一位为1，其余为0 或一位为0，其余为1 二进制译码器输入输出满足：m=2n 例：2线-4线译码器 集成译码器74138

9、 8421BCD译码器,二、译码器,2线-4线译码器逻辑图,二、译码器,3线-8线译码器（74LS138） A、B、C（高位）译码输入，二进制编码 Y0Y7依次对应8个输出 G1、G2A 、G2B 使能输入与逻辑。 G1=1、G2A =0、G2B =0译码。其他禁止译码，输出均为1。,二、译码器,二、译码器,使能端的作用：逻辑功能扩展 例：用3线-8线译码器构成4线-16线译码器,二、译码器,译码器的应用：实现组合逻辑电路 例：试用74138和与非门构成一位全加器 解：全加器的最小项表达式应为 Si=m（1,2,4,7） Ci+1=m（3,5,6,7）,二、译码器,二-十进制译码器7442,二

10、、译码器,用译码器构成数据分配器,二、译码器,（二）数字显示译码器 1、七段数码管 每一段由一个发光二极管组成 共阴极：高电平点亮 共阳极：低电平点亮 2、七段显示译码器 输入：二-十进制代码 输出：译码结果，可驱动相应的七段数码管显示正确的数字,二、译码器,当LT为低电平时，BI/RBO为高电平时，试灯。 当LT为高电平，RBI为低电平时，灭零。（RBO=0） BI/RBO为低电平时，熄灭。 多片连接时,RBO与RBI连接,二、译码器,三、数据选择器,在多个通道中选择其中的某一路，或多个信息中选择其中的某一个信息传送或加以处理。 多输入（选择）一输出 （一）分类：2选1、4选1、8选1、16

11、选1,三、数据选择器,4选1数据选择器 地址输入端BA 输入使能端G，低电平有效 D0D3数据 输出Y，表达式 地址输入端为n，可选择2n 个数据,三、数据选择器,8选1数据选择器74LS151 输入使能端G，低电平有效 地址输入端CBA，选择数据D0D7 互补输出端Y和W（/Y）。G=1，Y=0,三、数据选择器,（二）数据选择器的通道扩展 例：使用最少数量的8选1数据选择器扩展成16选1数据选择器,如果D=0，则上片74LS151工作，根据CBA，从D0D7中选择一路输出 如果D=1，在下片74LS151工作，根据CBA，从D8D15中选择一路输出 举例说明工作情况,将两片的输出原端用或门连

12、接一起，非端用与门连接在一起,三、数据选择器,三、数据选择器,（三）实现组合逻辑函数（*） 例：试用8选1数据选择器74LS151实现逻辑函数L=/XYZ+X/YZ+XY 解：L=m(3,5,6,7) =m3D3+m5D5+ m6D6+m7D7 输入变量接至数据选择器的地址输入端 L式中出现的最小项，对应的数据应接1，L式中没出现的最小项，对应的数据应接0,四、数值比较器,（一）数值比较器的基本概念及工作原理 功能：能对两个相同位数的二进制数进行比较的逻辑电路 1、1位数值比较器 A=B=0，A=B=1时， FA=B=1 FAB=0 AB AB 表达式,四、数值比较器,2、多位比较器 在比较两

13、个多位数的大小时，自高向低地逐位比较，只能在高位相等时，才需要比较低位。,A1 A0 与B1B 0 FAB=(A1 B1 )+(A1 =B1 )(A0 B0 ) FAB=(A1 B1 )+(A1 =B1 )(A0 B0 ) FA=B=(A1 =B1)(A0 =B0 ),四、数值比较器,（二）集成数值比较器 4位数值比较器74LS85 A3A2A1A0 B3B2B1B0，FAB=1,FAB=0,FAB 、IA=B 、IAB 低位数的比较结果,四、数值比较器,IAB 、IA=B 、IAB =IAB 、IA=B 、IAB 用于多片的连接。,四、数值比较器,（三）数值比较器的位数扩展 1、串联扩展方式

14、,四、数值比较器,2、并联扩展方式 由于串联扩展方式中比较结果是逐级进位的，级联芯片数越多，传递时间越长，工作速度越慢。因此，当扩展位数较多时，常采用并联方式。,五、加法器,（一）加法器的工作原理 1、半加器 不考虑来自低位的进位的两个1位二进制数相加称为半加器。 2、全加器 在多位数加法运算时，除最低位外，其他各位都需要考虑低位送来的进位。,五、加法器,（二）串行进位加法器 如图：用全加器实现4位二进制数相加,低位全加器进位输出高位全加器进位输入 注意：C-1=0,五、加法器,（三）快速进位集成4位加法器74LS283 进位位直接由加数、被加数和最低位进位位C-1形成,五、加法器,（四）集成加法器的应用,五、加法器,（四）集成加法器的应用 1、加法器级联实现多位二进制数加法运算 例如：8位二进制相加 2、实现余3码到8421BCD码的转换 解：-3（0011）相当于+1101 3、构成一位8421BCD码加法器,本章小结,（1）组合电路 任何时刻的输出仅决定于当时的输入，与电路原来的状态无关。它由基本门构成，不含存储电路和记忆元件，且无反馈线。 （2）组合电路的分析 根据已给定的逻辑电路，描述其逻辑功能 （3）组合电路的设计 根据设计要求构成功能正确，经济可靠的电路 （4）常用的中规模组合逻辑模块 用加法器、比较器、译码器、编码器、数据选择器等设计特定电路,