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1、,第九章 触发器及时序逻辑电路,第九章 触发器及时序逻辑电路,第一节 双稳态触发器,第二节 时序逻辑电路,第三节 脉冲的产生与整形,第四节 555定时器及其应用,第九章 触发器及时序逻辑电路,第一节 双稳态触发器,一、RS 触发器,三、D 触发器,二、JK 触发器,四、T 触发器,第九章 触发器及时序逻辑电路,1基本RS触发器,两个与非门交叉连接 构成基本RS触发器,逻辑符号：,结构：,置位端,复位端,一、RS 触发器,第九章 触发器及时序逻辑电路,触发器置1,触发器置0,保持原状态,在此基础上若两个输入信号同时回到1后，则触发器恢复到“0”状态还是“1”状态无法预测，这是非正常的情况，是工作
2、中要避免的。,违背互补原则,逻辑功能:,与非门的逻辑关系： 有0得1 全1为0,第九章 触发器及时序逻辑电路,约束条件,特性方程,逻辑功能:,第九章 触发器及时序逻辑电路,输入输出波形：,动作特点：“一触即发”。,第九章 触发器及时序逻辑电路,2同步RS触发器,逻辑符号,结构,置位端,复位端,控制端,第九章 触发器及时序逻辑电路,逻辑功能：,控制信号CP=0: 与非门G3、G4的输出恒为1； 基本RS触发器输入全1，输出保持原来状态不变；,控制信号CP=1: 基本RS触发器输入与S、R有关，输入信号才能触发基本RS触发器，使输出状态作相应的转换。,第九章 触发器及时序逻辑电路,逻辑功能：,约束
3、条件,特性方程,第九章 触发器及时序逻辑电路, CP=1期间触发； 有约束条件，即不允许R 和S 同时等于1； 存在空翻现象。,动作特点：,第九章 触发器及时序逻辑电路,逻辑符号,结构,控制端,二、JK 触发器,第九章 触发器及时序逻辑电路,逻辑功能：,在CP 的上升沿到来时，主触发器动作， 在CP 的下降沿到来时，从触发器动作。,两个触发器都是同步RS触发器，会在时钟脉冲高电平期间动作。而CP通过一个非门给两个触发器提供时钟脉冲。,第九章 触发器及时序逻辑电路,逻辑功能：,无约束条件,特性方程,第九章 触发器及时序逻辑电路,动作特点：, 在时钟脉冲下降沿触发； 不需要输入信号满足约束条件；
4、不会出现空翻现象。,第九章 触发器及时序逻辑电路,输入输出波形：,第九章 触发器及时序逻辑电路,逻辑符号,结构,边沿触发器通常采用维持阻塞结构，又称维持阻塞触发器。,三、D 触发器,第九章 触发器及时序逻辑电路,触发器输入信号的上升沿前接收输入信号，在上升沿触发，利用内部的维持和阻塞线，使上升沿后即被封锁，没有约束条件，没有空翻现象产生，有很强的抗干扰能力。,第九章 触发器及时序逻辑电路,逻辑功能：,在时钟脉冲的上升沿动作 特性方程: Qn+1D。,特性方程,在时钟脉冲的控制下，根据输入信号T 取值的不同，具有保持和翻转功能的电路，叫做 T 触发器。,第九章 触发器及时序逻辑电路,四、T 触发
5、器,第九章 触发器及时序逻辑电路,第二节 时序逻辑电路,二、移位寄存器,一、数码寄存器,三、二进制计数器,四、十进制计数器,结构,四个基本RS触发器 八个与非门,并行输入 并行输出方式,输入输出方式,第九章 触发器及时序逻辑电路,一、数码寄存器,数据输入端,输出端,第九章 触发器及时序逻辑电路,清零指令为负脉冲，这个指令的到来，可使四个基本 RS 触发器复位，并通过与非门及四个非门将寄存器的输出端置0。在清零时寄存指令应处于无效的低电平。,清零：,0 0 0 0,0 0 0 0,1 1 1 1,第九章 触发器及时序逻辑电路,0 0 0 0,寄存指令为加在寄存端的正脉冲。 在寄存指令正脉冲到来之
6、前（低电平），G1G4的输出全为1。由于经过清零，触发器F0F3全处于0态。 当寄存指令来到时（高电平），G1、G2、G4输出为0，使F0、F1、F3置1；G3输出仍为1，F2的状态不变仍为0，数码寄存完毕。,寄存：,1 0 1 1,1 0 1 1,0 0 0 0,1 1 1 1,第九章 触发器及时序逻辑电路,取出指令为加在取出端的正脉冲，在其到来之前（低电平）， “与非”门G5G8输出为1，经“非”门反相后，输出端Q3Q2Q1Q0=0000； 若要取出时，给取出指令（高电平），由于F0F3输出端存有数据1011， “与非”门G5、G6、G8输出为0，G7输出仍为1，经“非”门反相后，输出端Q
7、3Q2Q1Q0=1011 。,取出：,1 0 1 1,1 0 1 1,1 0 1 1,0 1 0 0,第九章 触发器及时序逻辑电路,二、移位寄存器,由JK 触发器组成的四位移位寄存器,四位左移寄存器。此移位寄存器属于串行输入-串/并行输出左移寄存器。F0接成D触发器，数码由D端输入。,由JK 触发器组成,第九章 触发器及时序逻辑电路,F0接成D触发器，数码由D端输入。将寄存的二进制数按移位脉冲的工作节拍从高位到低位依次串行送进D端。移位一次，存入一个新数码，直到第四个脉冲的下降沿到来后，存数结束。这时，可以从四个触发器的Q 端并行输出数码。如果再经过四个移位脉冲，则所存的数码也可逐位从Q3端由
8、高位到低位串行输出。,工作原理：,第九章 触发器及时序逻辑电路,第九章 触发器及时序逻辑电路,由维持阻塞型D 触发器组成的四位移位寄存器,二、移位寄存器,由D 触发器组成,既可并行输入/串行输出，又可以串行输入/串行输出。清零指令为加在清零端的负脉冲，寄存指令为加在寄存端的正脉冲。,第九章 触发器及时序逻辑电路,三、二进制计数器,二进制加法的运算法则是：0加1得1，1加1得0并向高位进1（即逢二进一得10）。 构成二进制加法计数器的各触发器应满足条件： 每输入一个脉冲，触发器应翻转一次； 当低位触发器由1状态变为0状态时，应输出一个进位信号加到高位触发器的计数输入端。,3. 同步二进制计数器,
9、1. 异步二进制加法计数器,2. 异步二进制减法计数器,第九章 触发器及时序逻辑电路,1. 异步二进制加法计数器,各触发器的J、K端均悬空，相当于接高电平，即J=K=1。触发器在每一个时钟脉冲的下降沿即由1变0时翻转一次，其逻辑功能相当于T触发器。,第九章 触发器及时序逻辑电路,各触发器逻辑功能相当于T触发器。,计数脉冲CP由最低位触发器F0的C0端输入，即C0=CP,各触发器之间均为低位的Q端与高位的C端相连，即C1=Q0，C2=Q1，C3=Q2，因此每当低位触发器由1态变为0态，就有一个进位信号使高位触发器翻转一次。,第九章 触发器及时序逻辑电路,第九章 触发器及时序逻辑电路,第九章 触发
10、器及时序逻辑电路,二进制加法的运算法则是： 1减1得0，0减1得1并向高位借1。 构成二进制减法计数器应满足条件： 每输入一个脉冲，最低位触发器应翻转一次； 当低位触发器由0状态变为1状态时，应输出一个借位信号加到高位触发器的计数输入端。,2. 异步二进制减法计数器,第九章 触发器及时序逻辑电路,低位触发器是从 端（而不是Q端）连到高位触发器的计数输入端。,第九章 触发器及时序逻辑电路,第九章 触发器及时序逻辑电路,第九章 触发器及时序逻辑电路,3. 同步二进制计数器,将计数脉冲同时加在每一个触发器上，使各触发器的输出状态变化与计数脉冲同步，就构成了同步计数器。,第九章 触发器及时序逻辑电路,
11、四、十进制计数器,由于人们习惯于十进制计数，所以在需要直接显示的地方，使用十进制比二进制方便得多。十进制计数器采用的是二十进制计数法，也就是用四个二进制数码表示一个十进制数，,第九章 触发器及时序逻辑电路,十进制加法计数要求在达到1001（十进制数9）时，再加1应返回到0000（十进制0），同时发出进位信号。,第九章 触发器及时序逻辑电路,第九章 触发器及时序逻辑电路,第三节 脉冲的产生与整形,二、施密特触发器,一、多谐振荡器,三、单稳态触发器,第九章 触发器及时序逻辑电路,一、多谐振荡器,多谐振荡器是不需要外加触发信号、能自行产生一定频率和一定脉宽的矩形脉冲电路。电路没有稳态，只有两个暂稳态
12、，因而又称为无稳态振荡器。多谐振荡器可以由门电路组成、由集成运放组成，也可以由555定时器组成。,多谐振荡器没有稳态，只具有两个暂稳态，又称为无稳态振荡器。,第九章 触发器及时序逻辑电路,用门电路构成的多谐振荡器,非门G1、G2性能相同 ，RF1=RF2，C1=C2,暂态： 非门G2输出 uO 为高电平UOH 非门G1输出uO1为低电平UOL,暂态： 非门G2输出 uO 为低电平UOL 非门G1输出uO1为高电平UOH,第九章 触发器及时序逻辑电路,暂态： 因电阻RF2两端有电位差，会通过电容C2放电，正反馈的结果将使电路迅速变为暂态。,暂态 ： 因电阻RF1两端有电位差，会通过电容C1放电，
13、正反馈的结果将使电路迅速变为暂态 。,第九章 触发器及时序逻辑电路,二、施密特触发器,是一种脉冲整形电路，能够将变化缓慢的正弦波、三角波和一些不规则的输入波形整形成数字电路所需要的矩形脉冲，又称为电平触发的双稳态触发器。,输出信号波形好 抗干扰能力强,逻辑符号,第九章 触发器及时序逻辑电路,有高、低电平两个稳定状态； 具有滞回电压传输特性：输入信号只有升到上触发电平UT+时，电路输出才翻转到低电平；输入信号只有降到下触发电平UT时，电路才从低电平翻转到高电平。,施密特触发器的特点：,电压传输特性,第九章 触发器及时序逻辑电路,1. 用门电路构成的施密特触发器,当uI=0V，门G1输出高电平，使
14、门G2 （uO）输出低电平，电路处于稳态UOL。 随着uI的上升，与非门G1的另一个输入端（uA ） 处电位跟着上升。 只有当uA升到TTL门的阈值电压UT时，G1才会导通，输出为低电平，导致门G2截止，输出（uO）为高电平，电路处于另一个稳态UOH 。,第九章 触发器及时序逻辑电路,uI继续上升，uO保持高电平状态不变。而当uI下降时到接近UT+时（注意UT+UT，），由于uA在此下降期间由于uO=UOH而始终维持高电平状态不变，因此电路并不会翻转，只有到uI下降到接近UT时，门G1截止，门G2导通，uO返才回低电平稳态UOL。,第九章 触发器及时序逻辑电路,第九章 触发器及时序逻辑电路,2
15、. 施密特触发器的应用,脉冲整形,脉冲整形电路，能够将变化缓慢的正弦波、三角波和一些不规则的输入波形整形成数字电路所需要的矩形脉冲。输出信号波形好,抗干扰能力强。,幅度鉴别,脉冲波形的变换,第九章 触发器及时序逻辑电路,脉冲整形,幅度鉴别,脉冲波形的变换,第九章 触发器及时序逻辑电路,三、单稳态触发器,单稳态触发器有稳态和暂稳态两种工作状态。 没有外界触发信号作用时，电路处于稳态；在外界触发脉冲作用下，电路由稳态转换为暂稳态。经过一段时间后，电路会自动返回稳态，从而输出矩形波。输出脉冲的宽度取决于电路本身的参数，而与触发脉冲无关。单稳态触发器的种类很多，既可用与非门、或非门外接RC电路组成，也
16、可用集成运算放大器或其他集成电路构成，还有专用的单片集成单稳态触发器电路。,第九章 触发器及时序逻辑电路,用门电路构成的单稳态触发器,没触发信号，电路处于稳定状态;,外加触发信号，电路从稳定翻转到暂稳状态;,暂稳态持续一段时间后，自动翻转回到稳态。,第九章 触发器及时序逻辑电路,第九章 触发器及时序逻辑电路,第四节 555定时器及其应用,二、555定时器的应用,一、555定时器,第九章 触发器及时序逻辑电路,一、555定时器,555 定时器是一种多用途的数字电路和模拟电路相结合的中规模集成电路，可以组成多谐振荡器、施密特触发器和单稳态触发器等各种波形产生和波形整形电路，而且使用方便、灵活，是一
17、种应用非常广泛的集成器件。,555 定时器有多种型号，常用的有双极型的5G555和CMOS型的CC7555两种。其内部电路结构相似，管脚排列及功能完全相同。,第九章 触发器及时序逻辑电路,双极型555定时器,电路结构,管脚排列,电压比较器,基本RS触发器,输出缓冲器,分压器,开关管,第九章 触发器及时序逻辑电路,7端：放电端,1端：接地端,2端：低电平触发端,3端：输出端,4端：优先置“0”端，正常工作时应此端处于高电平。,5端：控制电压端，当有输入时，可以改变C1、C2的参考电压。,6端：高电平触发端，又称阈值端。,8端：电源端,第九章 触发器及时序逻辑电路,电压比较器C1和C2的参考电压由
18、三只5K的电阻器串联分压得到；C1和C2的输出端控制RS触发器状态；此状态控制开关管T的状态。当管脚6的输入信号超过 时，触发器复位，555输出低电平（管脚3）；,当管脚2的输入信号低于 时，触发器置位，555输出高电平。,第九章 触发器及时序逻辑电路,第九章 触发器及时序逻辑电路,二、555定时器的应用,2. 组成施密特触发器,1. 组成多谐振荡器,3. 组成单稳态触发器,555 定时器可以组成各种波形产生和波形整形电路，使用方便、灵活，是一种应用非常广泛的集成器件。,第九章 触发器及时序逻辑电路,1. 组成多谐振荡器,第九章 触发器及时序逻辑电路,2. 组成施密特触发器,第九章 触发器及时序逻辑电路,3. 组成单稳态触发器,