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1、第5章 时序逻辑电路,内容简介 时序电路的基本分析与设计方法；计数器、寄存器、锁存器、顺序脉冲信号发生器的电路结构及其应用。 重点内容 时序逻辑电路的分析与设计方法；运用“反馈归零法”、“反馈置数法”、“反馈置最小数法”和“级联法”等四种方法构成“N进制计数器”。,5.1 时序逻辑电路的分析和设计方法,一、 时序逻辑电路的结构及特点,时序逻辑电路任何一个时刻的输出状态不仅取决于当时的输入信号，还与电路的原状态有关。 时序电路的特点：,组合电路,触发器,电路,X,1,X,i,Z,1,Z,j,Q,1,Q,m,D,1,D,m,输入,信号,信号,输出,触发器,触发器,输入信号,输出信号,CP,（1）含
2、有具有记忆元件（最常用的是触发器）。 （2）具有反馈通道。,二、时序逻辑电路的一般分析方法,分析时序逻辑电路的一般步骤 1由逻辑图写出：各触发器的时钟方程；时序电路的输出方程；各触发器的驱动方程。 2将驱动方程代入相应触发器的特性方程，求得时序逻辑电路的状态方程。 3根据状态方程和输出方程，列出该时序电路的状态表，画出状态图或时序图。 4根据电路的状态表或状态图说明给定时序逻辑电路的逻辑功能。,三、时序逻辑电路的设计方法,1、时序逻辑电路的设计步骤,所谓时序逻辑电路的设计，是根据要求实现的逻辑功能，求出满足此功能的最简单的时序逻辑电路的过程。一般步骤如下： （1）分析设计要求，建立原始状态图或
3、原始状态转换表 首先分析给定的逻辑问题，明确输入、输出变量，并且定义其对应的意义；再设定电路的状态数，将电路的状态按顺序编号，然后按照题意画出原始状态图或原始状态转换表。 （2）进行状态化简，求出最简状态图 在原始状态图中，凡是输入相同输出也相同,要转换的次态也相同的状态，皆称为等价状态。状态化简就是将多个等价状态合并，丢掉多余状态，从而得到最简状态。 （3）状态分配 状态分配又叫做状态编码或状态赋值。若最简状态图中状态数为N，则触发器的数目n应满足关系2 nN2 n-1,（4）选定触发器的类型，求出时钟方程、输出方程、状态方程和驱动方程。 （5）画逻辑电路图 根据求出的时钟方程、驱动方程、输
4、出方程及选定触发器的类型，便可画出所要设计的逻辑电路图。 （6）检查设计的电路能否自启动。 把无效状态代入电路检查，在时钟脉冲作用下能够进入有效循环，则说明该电路有自启动能力。如果无效状态形成了循环，则说明所设计的电路不能自启动，则应采取两种措施解决。一种是修改逻辑设计电路，另一种是通过预置数的方法，将电路的初始状态值置成有效状态之一。,2. 时序逻辑电路设计举例,例 试设计一个同步六进制加法计数器 解：（1）依题意，可画出如图所示状态图,Q3Q2Q1/C,同步六进制加法计数器状态图,从图中看出：状态图不包括二个无效状态110和111，可作任意项处理,（2）选择触发器，求时钟方程、输出方程和状
5、态方程 选择触发器：N6 2nN2n-1 又JK触发器功能齐全，使用灵活 n=3 即选用3个下降沿触发的边沿JK触发器 求时钟方程：采用同步方案 CP0=CP1=CP2=CP 求输出信号Y的最简表达式见图5.10（a） 求状态方程见图5.10（b、c、d、e）,由图5.10所示各卡诺图得到：,在本例中把每一个触发器次态为1时所对应的现态的最小项加起来，使获得该位上次态的标准“与或”表示；把输出为1时所对应的现态加起来，使得到输出信号Y的标准“与或”表示式。,（3）求驱动方程,对照JK触发器的特性方程形式：,变换得到：,=,= (约束项 应去掉),比较式 和式 得驱动方程：,(4)画逻辑电路图,
6、例题逻辑电路图,（5）检查电路能否自启动 将无效状态111、110代入式（5.12）进行计算得：,111、110均可进入有效状态，可见，所设计的时序逻辑电路能够自启动。,5.2 同步计数器,一、同步二进制计数器,同步二进制计数器通常由JK触发器、D触发器和门电路组成，n位计数器就是由n个JK触发器实现，其连接规律见表。,各个触发器在输入CP脉冲的同一时刻触发，计数速度快，不会出现因触发器翻转时刻不一致而产生的干扰信号。,二、同步非二进制计数器,例 分析图5.22所示同步非二进制计数器的逻辑功能。,例题同步非二进制计数电路,解:（1）时钟方程：CP0=CP1=CP2=CP （2）驱动方程：,（3
7、）将式（2）中的驱动方程代入各触发器的特性方程得状态方程,（4）由（3）中的状态方程式得到对应的状态转换表（表1）和状态转换图（图1）,表1,（5）结论： 从图5.23中可以看出，计数器输出Q2Q1Q0共有000111八种状态，随着被计数时钟脉冲的增加，输出Q2Q1Q0会进行五个有效循环状态，其余的101、110和111三个状态称为无效状态。此电路不论从哪一个状态开始工作，在CP脉冲作用下触发器的输出部分进入有效循环圈内，称此电路能自启动，故此电路称为具有自启动功能的同步五进制的加法计数器。,图1,三、集成同步计数器,同步级联。 例：用两片4位二进制加法计数器74161采用同步级联方式构成的8
8、位二进制同步加法计数器，模为1616=256。,5.3 异步计数器,一、异步计数器分析,异步计数器的重要特点是它的各位触发器并非同时翻转。,例 异步五进制加法计数器原理图如图5.32所示，试分析其工作原理,解：（1）时钟方程 CP0=CP2=CP CP1=Q0n （2）驱动方程：,（3）将驱动方程代入特性方程得到状态方程,（CP下降沿到来后有效） （Q0n下降沿到来后有效） （CP下降沿到来后有效）,(4) 进行状态计算，计算结果见表，所示状态转换表,（5）画状态转换图,二、异步二进制计数器的特点： （1）电路组成简单，连接线少，电路一般由T型触发器（J=K=1），组成级间连接方式，依触发器的
9、触发沿而定，连接规律简单，这是异步计数器的优点。 （2）由于计数脉冲不是同时加到所有触发器的CP端，各触发器的翻转时间依秩延迟，因而工作速度底。异步计数器在计数过程中存在过渡状态，容易出现因计数器先后翻转而产生干扰脉冲，造成计数错误，这是异步计数器的缺点。,三、集成异步计数器,集成异步计数芯片CC74HC90,CC74HC90的引脚端排列图，逻辑功能示意图，结构框图，国际逻辑符号分别如图(a)(b)(c)所示。,5.4 寄存器,一、 数码寄存器,数码寄存器存储二进制数码的时序电路组件,集成数码寄存器74LSl75 ：,74LS175的功能:,RD是异步清零控制端。,D0 D3是并行数据输入端，
10、CP为时钟脉冲端。,Q0Q3是并行数据输出端。,二、移位寄存器,移位寄存器不但可以寄存数码，而且在移位脉冲作用下，寄存器中的数码可根据需要向左或向右移动1位。,1单向移位寄存器,（1）右移寄存器（D触发器组成的4位右移寄存器） 右移寄存器的结构特点：左边触发器的输出端接右邻触发器的输入端。,设移位寄存器的初始状态为0000，串行输入数码DI=1101，从高位到低位依次输入。其状态表如下：,右移寄存器的时序图：,在4个移位脉冲作用下，输入的4位串行数码1101全部存入了寄存器中。这种输入方式称为串行输入方式。,由于右移寄存器移位的方向为DIQ0Q1Q2Q3，即由低位向高位移，所以又称为上移寄存器
11、。,左移寄存器:,左移寄存器的结构特点：右边触发器的输出端接左邻触发器的输入端。,2 双向移位寄存器 将右移寄存器和左移寄存器组合起来，并引入一控制端S便构成既可左移又可右移的双向移位寄存器。,其中，DSR为右移串行输入端，DSL为左移串行输入端。,当S=1时，D0=DSR、D1=Q0、D2=Q1、D3=Q2，实现右移操作；,当S=0时，D0=Q1、D1=Q2、D2=Q3、D3=DSL，实现左移操作。,3、集成移位寄存器74194,74194为四位双向移位寄存器。,DSL 和DSR分别是左移和右移串行输入。D0、D1、D2和D3是并行输入端。,Q0和Q3分别是左移和右移时的串行输出端，Q0、Q
12、1、Q2和Q3为并行输出端。,74194的功能表：,三、锁存器,需要将若干个D触发器的钟控端CP连接起来，用一个公共的信号控制端来控制，各个数据D1D2Dn 端仍然是各自独立地接收数据。用这种形式构成的一次能传送或储存多位数据的电路称为锁存器。而寄存器则是由若干个维持阻塞D触发器所组成的逻辑构件。,集成锁存器的型号有很多，其中绝大多数型号是D触发器。其字长（位数）有4位、8位、10位等。锁存器的输出有单端输出 ,反相输出 与 、 互补输出的三种形式。,小 结,按照逻辑功能来划分，整个数字电路可以分成组合逻辑电路和时序逻辑电路两大类，而组合逻辑电路又是时序逻辑电路中的组成部分。 1、时序逻辑电路
13、的特点及描述方法： 时序逻辑电路通常包括组合逻辑电路和记忆电路两部分，记忆电路是必不可少的，电路的输出不仅与当前的输入有关，而且与过去的输入有关，有记忆能力。描述时序逻辑电路功能的方法有六种：逻辑图、逻辑表达式、状态表、卡诺图、状态图和时序波形图。它们在本质上是相通的，可以相互转换。 2、时序逻辑电路的分析方法 时序逻辑电路分析的关键是求出状态方程，将激励函数代入特性方程，即可得状态方程。由状态方程和输出函数可得出状态表、状态图和时序波形图，并从中推断其逻辑功能。中规模器件构成的时序逻辑电路，其分析的关键是掌握中规模逻辑器件的逻辑功能表。,3、常用的时序逻辑电路 寄存器、移位寄存器、计数器、锁存器、序列信号发生器、三态逻辑与微机总线接口等是非常典型、应用广泛的时序电路。 4、同步时序逻辑电路的设计方法 首先，由给定的任务画出原始状态图，进行状态化简，得到状态编码，求出最简状态表。接着，由状态表画出卡诺图，求出激励函数，最后画出逻辑电路设计图。 中规模器件设计时序逻辑电路，关键是熟练掌握中规模器件的逻辑功能表、封装图，巧妙地利用其“清零”端、“置数”端、“进位”端来实现特定的逻辑功能。,