第4章主存储器.ppt

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1、第4章 主存储器,4.1 主存储器处于全机中心地位 4.2主存储器分类 4.3主存储器的主要技术指标 4.4主存储器的基本操作 4.5 读/写存储器 4.6 非易失性存储器 4.7 DRAM的研制与发展（略） 4.8 半导体存储器的组成与控制 4.9 多体交叉存储器,学习目的 1.了解主存储器处于全机中心地位、主存储器分类、主存储器的主要技术指标、主存储器的基本操作。 2.掌握、存储器的组成、读/写过程的时序和再生产生的原因和实现方法。 3.掌握半导体存储器的组成与控制，了解多体交叉存储器的原理和编码方法。,本章重难点,重点： 1.静、动态存储元的读/写原理，再生产生的原因和实现方法。 2.存

2、储器的字扩展、位扩展方式，存储器组成与控制。 难点： 1.静、动态存储元的读/写原理。 2.存储器组成与控制。,4.1主存储器处于全机中心地位,1.正在运行的程序和数据存放于存储器中。CPU直接从存储器取指令或存取数据。 2.采用DMA技术或输入输出通道技术，在存储器和输入输出系统之间直接传输数据。 3.多处理机系统采用共享存储器来存取和交换数据,1、存储器：是计算机系统中的记忆设备，用来存放程序和数据。 2、存储元：存储器的最小组成单位，用以存储1位二进制代码。 3、存储单元：是CPU访问存储器基本单位，由若干个具有相同操作属性的存储元组成。 4、单元地址：在存储器中用以表识存储单元的唯一编

3、号，CPU通过该编号访问相应的存储单元。 5、字存储单元：存放一个字的存储单元，相应的单元地址叫字地址。 6、字节存储单元：存放一个字节的存储单元，相应的单元地址叫字节地址 7、按字寻址计算机：可编址的最小单位是字存储单元的计算机。 8、按字节寻址计算机：可编址的最小单位是字节的计算机。 9、存储体：存储单元的集合，是存放二进制信息的地方,几个基本概念,存储器各个概念之间的关系,单元地址,0000 0001 . . . . . . . . XXXX,存储单元,存储元,存储容量,存储体,4.2存储器分类,1. 按存储介质分 半导体存储器：用半导体器件组成的存储器。 磁表面存储器：用磁性材料做成的

4、存储器。 2. 按存储方式分 随机存储器：任何存储单元的内容都能被随机存取，且存取 时间和存储单元的物理位置无关。 顺序存储器：只能按某种顺序来存取，存取时间和存储单元 的物理位置有关。,3. 按存储器的读写功能分 只读存储器(ROM)：存储的内容是固定不变的，只能读出而 不能写入的半导体存储器。 随机读写存储器(RAM)：既能读出又能写入的半导体存储器。 4. 按信息的可保存性分 非永久记忆的存储器：断电后信息即消失的存储器。 永久记忆性存储器：断电后仍能保存信息的存储器。 5. 按在计算机系统中的作用分 根据存储器在计算机系统中所起的作用，可分为: 主存储器、辅助存储器、高速缓冲存储器、

5、控制存储器等。,半导体存储器,4.3主存储器的主要技术指标,主存储器的主要性能指标:主存容量、存储器存取时间和存储周期时间。 1.存储容量： 按字节或按字寻址，容量为多少字节，单位：KB（210），MB（220），GB（230）；地址线数决定最大直接寻址空间大小（n位地址：2n）。 2. 存取时间（存储器访问时间）(或读/写时间)：（memory access time）指启动一次存储器操作到完成该操作所经历的时间。 *读出时间：指从CPU向MEM发出有效地址和读命令开始，直到将被选单元的内容读出为止所用的时间。 *写入时间：指从CPU向MEM发出有效地址和写命令开始，直到信息写入被选中单元为

6、止所用的时间。,3. 存储周期时间（又称读/写周期，或访问周期）： CPU连续启动两次独立的存储器操作所需间隔的最小时间。（目前一般存储器可达几纳秒（ns）,4.4主存储器的基本操作,主存储器用来暂时存储CPU正在使用的指令和数据，它和CPU的关系最为密切。 主存储器和CPU的连接是由总线支持的， 连接形式如图41所示。,CPU与主存之间采取异步工作方式，以ready信号表示一次访存操作的结束。,AR：地址寄存器 DR：数据寄存器,读（取）操作 ：从CPU送来的地址所指定的存 储单元中取出信息，再送给CPU。,（1）地址-AR-AB CPU将地址信号送至地址总线 （2） Read CPU发读命

7、令 （3）Wait for MFC 等待存储器工作完成信号 （4）(AR)-DB-DR 读出信息经数据总线送至CPU,写（存）操作 ：将要写入的信息存入CPU所指定的存储单元中。,（1）地址-AR-AB CPU将地址信号送至地址总线 （2）数据-DR-DB CPU将要写入的数据送到数据总线 （3）Write CPU发写信号 （4）Wait for MFC 等待存储器工作完成信号,4.5 读/写存储器(即随机存储(RAM) 存储器,工艺,双极型,MOS型,TTL型,ECL型,速度很快、功耗大、容量小,电路结构,PMOS,NMOS,CMOS,功耗小、容量大 （静态MOS除外）,工作方式,静态MOS

8、,动态MOS,ECL:发射集耦合逻辑电路的简称,存储信息原理,动态存储器DRAM（动态MOS型）：依靠电容存储电荷的原理存储信息。功耗较小,容量大,速度较快,作主存。,静态存储器SRAM（双极型、静态MOS型） 依靠双稳态电路内部交叉反馈的机制存储信息。 功耗较大,速度快,作Cache。,SRAM：利用双稳态触发器来保存信息，只要不断电，信息 是不会丢失的，因为其不需要进行动态刷新，故称为 “静态”存储器。 DRAM：利用MOS电容存储电荷来保存信息，使用时需要 给电容充电才能使信息保持，即要定期刷新。,字选择线,位线2,位线1,一.SRAM:MOS静态存储器的存储单元（1bit）,Vss,T

9、1,T2,T6,T5,T3,T4,VGG,VDD,A,B,T1T6:构成一个记忆单元的主体，能存储一位二进制信息。 其中：T1、T2存储二进制信 息的双稳态F/F. T3、T4:是T1、T2的负载管 T5、T6：构成门控电路 电路中有一条字线：用来选择这个记忆单元。 有两条位线：用来传送读写信号。,A1，B0：T1止，T2通，记忆单元存储“0” A0，B1：T1通，T2止，记忆单元存储“1” 字线“0”，记忆单元未被选中，T5、T6止，F/F与位线断开，原存信息不会丢失，称保持状态。 字线“1”，记忆单元被选中，T5、T6通，可进行读、写操作。,（1）读操作,因为T5、T6通则A、B点与位线1

10、、位线2相连。 若记忆单元为“1”A0，B1。 T1通，T2止，则位线1产生负脉冲。 若记忆单元为“0”A1，B0 T1止，T2通，则位线2产生负脉冲。 这样根据两条位线上哪一条产生负脉冲判断读出1还是0。,字线“1”，记忆单元被选中，T5、T6通，可进行读、写操作。,（2）写操作,若要写入“1”，则使位线1输入“0”，位线2输入“1”，它们分别通过T5、T6管迫使T1通、T2止A0，B1，使记忆单元内容变成“1”，完成写“1”操作 若要写入“0”，则使位线1输入“1”，位线2输入“0”，它们分别通过T5、T6管迫使T1止、T2通A1，B0，使记忆单元内容变成“0”，完成写“0”操作 在该记忆

11、单元未被选中或读出时，电路处于双稳态，F/F工作状态由电源VDD不断给T1、T2供电，以保持信息，但是只要电源被切断，原存信息便会丢失，这就是半导体存储器的易失性。,图4.3是用图4.2所示单元组成的16X1位静态存储器的结构图。,T1T6:存储单元（1bit） 16个存储单元排列成4*4矩阵的形式，每个存储单元被连接到不同字线、列线的交叉处，并加上读/写控制电路，用地址编译器提供字线、列线选择信号。 要访问16个存储单元，需要4位地址A0A3,A0A1:行地址，经X译码器产生4个译码信号来选择4行。 A2A3:列地址，经Y译码器产生4个译码信号来选择4列。 这样用4位地址A0A3可选中行、列

12、交叉处的存储单元。 为了用Y译码信号选择一列，在每个存储单元处加两个MOS管T7、T8。 用于选择把指定列的全部存储单元的T5、T6管与该列的位线1、位线2连接，而其他各列的全部存储单元都与对应列的位线1、位线2断开。,当一个存储单元被选中，它的字线使该存储单元的T5、T6管导通。列线把该存储单元的T7、T8管导通。 若 ，执行写操作，写入数据DIN，经T5、T6、T7、T8，写入F/F。 若 ，执行读操作，F/F的状态经T5、T6、T7、T8和位线1、位线2，送入读出放大器，得到读出数据信号Dout.,1K*1位 1k=210,需要10根地址线。 A0A4:X地址译码器 A5A9:Y地址译码

13、器 组成32*32的存储矩阵 控制端：,1K bit SRAM,2.SRAM存储器的组成,一个SRAM存储器由存储体、读写电路、地址译码电路和控制电路等组成。, 一个基本存储电路只能存储一个二进制位。 将基本的存储电路有规则地组织起来，就是存储体。 存储体又有不同的组织形式： 将各个字的同一位组织在一个芯片中； 将各个字的4位组织在一个芯片中， 如：2114 1K4； 将各个字的8位组织在一个芯片中， 如：6116 2K8； 如图所示： 存储体将4096个字的同一位组织在一个集成片中； 需16个片子组成409616的存储器； 4096通常排列成矩阵形式，如 6464，由行选、列选线选中所需的单

14、元。,(1) 存储体,(2) 地址译码器,单译码方式适用于小容量存储器中，只有一个译码器。,双译码方式 地址译码器分成两个，可有效减少选择线的数目。,(3) 驱动器 双译码结构中，在译码器输出后加驱动器，驱动挂在各条X方向选择线上的所有存储元电路。 (4) I/O电路 处于数据总线和被选用的单元之间， 控制被选中的单元读出或写入，放大信息。 (5) 片选 在地址选择时，首先要选片,只有当片选信号有效时，此片所连的地址线才有效。 (6) 输出驱动电路 为了扩展存储器的容量，常需要将几个芯片的数据线并联使用；另外存储器的读出数据或写入数据都放在双向的数据总线上。这就用到三态输出缓冲器。,3.SRA

15、M存储器芯片实例,Intel 211410244 的存储器： 4096 个基本存储单元，排成 6464 (64164) 的矩阵； 需 10 根地址线寻址； X 译码器输出 64 根选择线，分别选择 1-64 行； Y 译码器输出 16 根选择线，分别选择 1-16 列控制各列的位 线控制门。,Intel 21141K4 SRAM,(64 164),4.开关特性 （1）读周期的参数,片选信号先建立,地址先建立,地址读数时间,片选读时间,片禁止到输出的传输延时,地址对片选的建立时间,地址读数时间taAdr 当CS=0时，自地址(Adr)建立/开始，到得到读出数据所需的时间，称为地址读数时间。 片选

16、读时间taCS 设地址信息在CS=1期间已建立，则从CS负跳变开始到得到读出数据所需的时间称为片选读数时间。 片禁止到输出的传输延迟tPLHCSDour 它是自CS正跳变到达至输出变为“1”所需的时间。 地址对片选的建立时间tsuAdrCS 如果地址在CS=1期间变化，则为了能在CS负跳变到达后按地址读出数据，地址的变化应提前在CS负跳变到达前进行。所需提前的最短时间称tsuAdrCS,（2）写周期的参数,地址对写允许的建立时间,地址对写允许的保持时间,片选对写控制的建立时间,片选对写控制的保持时间,输入数据对写允许的保持时间,输入数据对写允许的建立时间,最小写允许宽度,地址对写允许WE的建立

17、时间tsuAdr 存储器一般不允许地址在WE=0期间有变化。若在WE=0期间地址有变化，那么片内地址译码器的输出会因译码器内部的竞争现象而使一些无关的单元也写入数据。为此，一般都要求地址的建立应提前在WE=0到达前(即WE=1)进行。所需提前的最短时间称为tsuAdr 地址对写允许WE的保持时间thAdr 在写允许WE撤除后(即WE=1)，地址必须保持一段时间不变，这段最短的保持时间称为thAdr，又称写恢复时间。 片选对写控制的建立时间tsuCS和保持时间thCS 存储器中CS的变化一般总是在WE=1期间进行。 输入数据对写允许的建立时间tsuDIN 如果数据在WE=0期间建立，那么，为了确

18、保数据在写允许WE撤除前就已正确地写入，数据的建立便不能太迟。把数据到达至写允许撤除的最短时间间隔称为tsuDIN。 数据对写允许的保持时间thDIN 最小写允许宽度tWWE,二动态存储器(DRAM),1.存储单元和存储器原理,(1)三管（早期1Kbit DRAM） 组成: T1,T2,T3,C 定义: “1”-C有电荷 “0”-C上无电荷,工作: 读出:读出数据线预充电至“1”，读出选择线“1”，T3导通， 若C上有电荷，T2导通，读出数据线经T2、T3接地，读出电压为“0”。 若C上无电荷，T2截止，读出数据线上的电压无变化。 写入: 在写入数据线上加“1”，在写入选择线上加“1”，T1导

19、通。C随写入信号而充电或放电（“0”放电，“1”充电）。若T1截止，C的电压保持不变。 三管单元布线较复杂，所用元件较多，但电路稳定。,单管单元,组成:,Cs：记忆单元,T：控制门管,2. 单管（4Kbit mem） (1)读数据： 数据线预充电至“1”，字线来“1”，T导通. 1)原有“1”CS上充有电荷（放电）T管在位线上产生读电流完成读“1”操作。 2）原存“0”CS无电荷T管在位线上不产生读电流完成读“0”操作。 读完成后，CS上的电荷被泄放完，因此是破坏性读出，必须采用重写再生措施。,Cs不能做得太大，一般比位线上寄生电容Cd还要小，读出时，T导通，电荷在Cs与Cd间分配，会使读出电

20、流信息减少。 用单管作为存储器，读出放大器的灵敏度应具有较高的灵敏度，因为信息保持保存在很小的Cs上，也只能保持2ms,必须定时刷新。,（2）写数据： 字线来“1”，T导通，电路被选中。 1）若数据线为“0”且CS上无电荷准备写“1”则VDD要对Cs充电，Cs上存储一定电荷“1”已写入。 2）若数据线为“1”且CS存有电荷准备写“0”则Cs通过T放电使Cs上无电荷“0”写入 3）如果写入的数据与Cs中原存储信息相同，则Cs中原存储有无电荷的情形不会发生变化。,优点：线路简单，单元占用面积小，速度快。 缺点：读出是破坏性的，要重写，另外要有较高灵敏度的 放大器。,16K存储器地需14位地址码，为

21、了减少封装引脚数，地址码分两批（每批7位）送至存储器，先送行地址，再送列地址。由2个64*128阵列组成。,2.再生,DRAM是通过把电荷充积到MOS管的栅极电容或专门的MOS电容中去来实现信息存储的。但是由于电容漏电阻的存在，随着时间的增加，其电荷会逐渐漏掉，从而使存储的信息丢失。为了保证存储信息不遭破坏，必须在电荷漏掉以前就进行充电，以恢复原来的电荷。把这一充电过程称为再生，或称为刷新。对于DRAM，再生一般应在小于或等于2ms的时间内进行一次。SRAM则不同，由于SRAM是以双稳态电路为存储单元的，因此它不需要再生。,DRAM采用“读出”方式进行再生。 利用单元数据线上的读出放大器来实现

22、。 读出放大器在读出存储单元的信息并进行放大的同时，将所读出的信息重新写入该存储单元，从而完成存储器的再生（刷新）。 一般DRAM的再生时间应=2ms 由于DRAM每列都有自己的读出放大器，只要依次改变行地址轮流进行读放再生即可。这种方式称行地址再生方式。,3.时序图,工作方式： 读工作方式 写工作方式 读改写工作方式 页面工作方式 再生工作方式,动态存储器RAS、CAS与Adr的相互关系,动态存储器读工作方式时序图,读工作周期,动态存储器写工作方式时序图,写工作周期,动态存储器读-改写工作方式的时序图,读改写周期,动态存储器页面读方式时序图,4.DRAM与SRAM的比较,DRAM的优点: (

23、1)每片存储容量较大；引脚数少。 (2)价格比较便宜。 (3)所需功率大约只有SRAM的16。 DRAM作为计算机主存储器的主要元件得到了广泛的应用. DRAM的缺点: (1)速度比SRAM要低。 (2)DRAM需要再生，这不仅浪费了宝贵的时间，还需要有配套的再生电路，它也要用去一部分功率。 SRAM一般用作容量不大的高速存储器。,4.6 非易失性半导体存储器,易失性存储器(DRAM和SRAM):当掉电时，所存储的内容立即消失。 非易失性半导体存储器:即使停电，所存储的内容也不会丢失。 根据半导体制造工艺的不同，可分为ROM，PROM，EPROM，E2PROM和Flash Memory。,1只

24、读存储器(ROM),掩模式ROM由芯片制造商在制造时写入内容，以后只能读而不能再写入。其基本存储原理是以元件的“有无”来表示该存储单元的信息(“1”或“0”)，可以用二极管或晶体管作为元件，显而易见，其存储内容是不会改变的。,2可编程序的只读存储器(PROM),PROM可由用户根据自己的需要来确定ROM中的内容，常见的熔丝式PROM是以熔丝的接通和断开来表示所存的信息为“1”或“0”。刚出厂的产品，其熔丝是全部接通的，使用前，用户根据需要断开某些单元的熔丝(写入)。显而易见，断开后的熔丝是不能再接通了，因此，它是一次性写入的存储器。掉电后不会影响其所存储的内容。,3可擦可编程序的只读存储器(E

25、PROM),EPROM的基本存储单元由一个管子组成，但管子内多增加了一个浮置栅。,编程序(写入)时，在控制栅的高压吸引下，自由电子越过氧化层进入浮置栅；当浮置栅极获得足够多的自由电子后，漏源极间便形成导电沟道(接通状态)，信息存储在周围都被氧化层绝缘的浮置栅上，即使掉电，信息仍保存。 改写时，先将其全部内容擦除，然后再编程。 擦除是靠紫外线使浮置栅上电荷泄漏而实现的。 EPROM的编程次数不受限制。,4可电擦可编程序只读存储器(E2PROM),E2PROM每个存储单元采用两个晶体管。其栅极氧化层比EPROM薄，因此具有电擦除功能。 E2PROM的编程序原理与EPROM相同，但擦除原理完全不同，

26、重复改写的次数有限制(因氧化层被磨损) 。 其读写操作类似于SRAM，但每字节的写入周期要几毫秒，比SRAM长得多。,5快擦除读写存储器(Flash Memory),Flash Memory是用单管来存储一位信息，用电来擦除,但是它只能擦除整个区或整个器件。在源极上加高压Vpp，控制栅接地，在电场作用下，浮置栅上的电子越过氧化层进入源极区而全部消失，实现整体擦除或分区擦除。,快擦除读写存储器于1983年推出，1988年商品化。它兼有ROM和RAM俩者的性能，又有ROM，DRAM一样的高密度。目前价格已略低于DRAM，芯片容量已接近于DRAM，是唯一具有大存储量、非易失性、低价格、可在线改写和高

27、速度(读)等特性的存储器。它是近年来发展很快很有前途的存储器。,47 DRAM的研制与发展（略）,1增强型DRAM(EDRAM) 增强型DRAM(EDRAM)改进了CMOS制造工艺，使晶体管开关加速，其结果使EDRAM的存取时间和周期时间比普通DRAM减少一半，而且在EDRAM芯片中还集成了小容量SRAM cache. 例如，在4Mb(1MX4位)EDRAM芯片中，内含 4MbDRAM和2Kb(512X4位)SRAM cache。,2cache DRAM(CDRAM),其原理与EDRAM相似，其主要差别是SRAM cache的容量 较大，且与真正的cache原理相同,3.EDO DRAM (e

28、xtended data out) 可提前预存取的DRAM（2030ns）. 4同步DRAM(SDRAM) 存储器在收到地址信息和控制信息后的信息存取 过程中，CPU可同步并行处理其他任务，而13的 DRAM此时只能停下来等待CPU的存取处理。 （1015ns） 5.Rambus DRAM（RDAM） 与CPU之间采用专用总线传输数据，采用垂直封装 （2ns） 6.集成随机存储器（IRAM) 将整个DRAM系统集成在一个芯片内，包括存储单元阵列、刷新逻辑、裁决逻辑、地址分时、时序控制及测试电路等部分。 7.ASIC RAM 根据用于需求而设计的专用存储器芯片,48 半导体存储器的组成与控制,常

29、用的半导体存储器芯片有多字一位片和多字多位(4位、8位)片，如16M位容量的芯片可以有16M l位和4M 4位等种类。,1存储器容量扩展 (1)位扩展 概念:位扩展指的是用多个存储器器件对字长进行扩充。 方法:位扩展的连接方式是将多片存储器的地址、片选CS、读写控制端RW相应并联，数据端分别引出。,例:16K 4位芯片组成16K 8位的存储器,(2)字扩展,概念:字扩展指的是增加存储器中字的数量。方法: 静态存储器进行字扩展时，将各芯片的地址线、数据线、读写控制线相应并联，而由片选信号来区分各芯片的地址范围。 动态存储器一般不设置CS端，但可用RAS端来扩展字数。只有当RAS由“1”变“0”时

30、，才会激发出行时钟，存储器才会工作。,例: 4个16K 8位静态芯片组成64K 8位存储器。,(3)字位扩展,实际存储器往往需要字向和位向同时扩充。一个存储器的容量为M N位，若使用L K位存储器芯片，那么，这个存储器共需要 个存储器芯片。,例:由Intel2114(1K 4位)芯片组成容量为4K 8位的主存储器的逻辑框图,说明地址总线和数据总线的位数，该存储器与8位字长的CPU的连接关系。 解：此题所用芯片是同种芯片。 （1）片数=存储器总容量（位）/芯片容量（位） =4K*8/（1K*4）=8（片） （2）CPU总线（由存储器容量决定） 地址线位数=log2(字数)=log2(4K)=12

31、(位) 数据线位数=字长=8（位）,（3）芯片总线（由芯片容量决定） 地址线=log2(1K)=10(位) 数据线=4（位） （4）分组（组内并行工作，Cs连在一起，组间串行工作，Cs分别连接译码器的输出） 组内芯片数=存储器字长/芯片字长 =8/4=2（片） 组数=芯片总数/组内片数=8/2=4（组） （5）地址分配与片选逻辑,需12位地址寻址：,4KB,A15A12A11 A10 A9 A0,A11A0,0 0 0 0,任意值,0 0 1 1,0 1 1 1,1 0 1 1,0 1 0 0,1 0 0 0,1 1 0 0,1 1 1 1,片选,芯片地址,低位地址分配给芯片，高位地址形成片选

32、逻辑。,芯片 芯片地址 片选信号 片选逻辑,1K,1K,1K,1K,A9A0 A9A0 A9A0 A9A0,CS0 CS1 CS2 CS3,A11A10,A11A10,A11A10,A11A10,(6)连接方式:扩展位数,扩展单元数,连接控制线,例：某半导体存储器，按字节编址。其中，0000H 07FFH为ROM区，选用EPROM芯片（2KB/片）；0800H13FFH为RAM区，选用RAM芯片（2KB/片和1KB/片）。地址总线A15A0（低）。给出地址分配和片选逻辑。,例2.,1.计算容量和芯片数,ROM区：2KB RAM区：3KB 共3片,存储空间分配：,先安排大容量芯片（放地址低端），

33、再安排小容量芯片。,便于拟定片选逻辑。,A15 A14 A13 A12 A11 A10 A9A0,0 0 0 0 0 0 0,0 0 0 0 0 1 1,0 0 0 0 1 1 1,0 0 0 1 0 0 1 1,0 0 0 0 1 0 0,0 0 0 1 0 0 0 0,低位地址分配给芯片，高位地址形成片选逻辑。,芯片 芯片地址 片选信号 片选逻辑,2K,2K,1K,A10A0,A10A0,A9A0,CS0,CS1,CS2,A12A11,A12A11,A12A11,5KB需13位地址寻址：,ROM,A12A0,RAM,A10,A15A14A13为全0,2存储控制,在存储器中，往往需要增设附加

34、电路。这些附加电路包括地址多路转换线路、地址选通、刷新逻辑，以及读写控制逻辑等。 在大容量存储器芯片中，为了减少芯片地址线引出端数目，将地址码分两次送到存储器芯片，因此芯片地址线引出端减少到地址码的一半。,动态存储器依靠电容电荷存储信息。平时无电 源供电，时间一长电容电荷会泄放，需定期向电容 补充电荷，以保持信息不变。,(1)集中刷新：在一个刷新周期(从上一次对整个存储器刷新结束到下一次对整个存储器全部刷新一遍为止)内，利用一段固定的时间，依次对存储器的所有行逐一再生，在此期间停止对存储器的读和写。,2.最大刷新间隔,3.刷新方法,定期向电容补充电荷刷新,死区,用在实时要求不高的场合。,2ms

35、,50ns,例如：一个存储器有1024行，系统工作周期为 2OOns。RAM刷新周期为2ms。这样，在每个刷新 周期内共有10000个工作周期，其中用于再生的 为1024个工作周期，用于读和写的为8976个工作 周期。 集中刷新的缺点是在刷新期间不能访问存储器，有时会影响计算机系统的正确工作。,2ms,（2）分步刷新,例.,（2）分布式刷新：把刷新操作分散到刷新周期（2ms）内,用在大多数计算机中。,每隔一段时间刷新一行。,128行,15.6 微秒,每隔15.6微秒提一次刷新请求，刷新一行；2毫秒内刷新完所有行。,15.6 微秒,15.6 微秒,15.6 微秒,刷新请求,刷新请求,（DMA请求

36、）,（DMA请求）,动态MOS存储器的刷新需要有硬件电路的支持，包括刷新计数器、刷新访存裁决、刷新控制逻辑等。这些线路可以集中在RAM存储控制器芯片中。 例如Intel 8203DRAM控制器是为了控制2117，2118和2164DRAM芯片而设计的。 2ll7，2118是16KXl位的DRAM芯片，2164是64KXl位的DRAM芯片。图421是Intel 8203逻辑框图。根据它所控制的芯片不同，8203有16K与64K两种工作模式。,3存储校验线路,计算机在运行过程中，主存储器要和CPU、各种外围设备频繁地高速交换数据。由于结构、工艺和元件质量等种种原因，数据在存储过程中有可能出错，所以

37、，一般在主存储器中设置差错校验线路。 实现差错检测和差错校正的代价是信息冗余。 早期的计算机多采用奇偶校验电路，只有一位附加位，但这只能发现一位错而不能纠正。 由于大规模集成电路的发展，主存储器的位数可以做得更多，使多数计算机的存储器有纠正错误代码的功能(ECC)。一般采用的海明码校验线路可以纠正一位错。,49 多体交叉存储器（了解）,计算机中大容量的主存，可由多个存储体组成，每个体都具有自己的读写线路、地址寄存器和数据寄存器，称为“存储模块”。这种多模块存储器可以实现重叠与交叉存取。如果在M个模块上交叉编址(M=2m)，则称为模M交叉编址。通常采用的编址方式如图422(a)所示。,主存地址寄

38、存器的低位部分经译码后选择不同的存储体（m位），而高位部分则指向存储体的存储字。,设存储器包括M个模块，每个模块的容量为L，各存储模块进行低位交叉编址，连续的地址分布在相邻的模块中。第i个模块Mi的地址编号应按下式给出： M *j+i 其中，j=0,1,2,L-1；i=0,1,2,M-1,例：四个分体组成的多体交叉存储器，四个分体为M0M3. 其编址如表4.2所示。,在多体交叉存储器中，连续的地址分布在相邻的存储体中，而同一存储体的地址都是不连续的。这种编址方式又称横向编址。 多体交叉存储器采用分时工作的方法，CPU在一个存取周期内可以分时地访问每个分体。在4个分体完全并行的理想情况下，每隔1

39、/4存取周期启动一个存储体，每个存取周期将可访存4次，使主存的吞吐量提高为原来的4倍。 但在实际应用中，当出现数据相关和转移时，将破坏并行性，不可能达到上述理想值。 注意：多体交叉存储器要求存储体的个数必须是2的整数幂，即必须中2、4、8、16、个，而且任一分体出现故障都影响整个地址空间的所有区域。,每一存储模块本身来说，对它的连续两次访问时间间隔仍等于单模块访问周期,但每隔一个T/M就有一个数据存取。,课后作业,1.有一个512K16的存储器，由64K1的2164RAM芯片构成(芯片内是4个128128结构)。 (1) 总共需要多少个RAM芯片? (2) 采用分散刷新方式，如单元刷新间隔不超过2ms，则刷新信号的周期是多少? (3) 如采用集中刷新方式，设读/写周期T=0.1s，存储器刷新一遍最少用多少时间? 2. 某机器中，已知道有一个地址空间为0000H1FFFH的ROM区域，现在再用RAM芯片(8K4)形成一个16K8的RAM区域，起始地址为2000H，假设RAM芯片有CS和WE信号控制端。CPU地址总线为A15A0，数据总线为D7D0，控制信号为R/ (读/写)，MREQ(当存储器进行读或写操作时，该信号指示地址总线上的地址是有效的)。要求画出逻辑图。,