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1、课程设计说明书数字通信收发信机设计与仿真实验报告课程名称：数字通信收发信机设计与仿真设计题目： 无线对讲系统 院 系： 电子与信息工程学院 班 级： 设 计 者： 学 号： 指导教师： 设计时间： 2010年5月1日 1.设计目的1、通过本设计，复习所学的知识，使课堂学习的理论知识应用于实践， 2、本课程设计要求学生独立或分组完成设计任务，以锻炼学生的独立设计能力和协作能力。 3、通过通信系统综合的课程设计，掌握设计通信系统的思维方法掌握基本开发过程。2.设计要求设计一无线对讲系统，并对其实施噪声调幅干扰。3.设计原理 1PCM系统工作原理脉冲编码调制是把模拟信号数字化传输的基本方法之一，它通
2、过抽样、量化和编码，把一个时间连续、取值连续的模拟信号变换成时间离散、取值离散的数字信号，然后在信道中进行传输。接收机将收到的数字信号经再生、译码、平滑后恢复出原始的模拟信号。PCM系统的组成如图1所示。图1 PCM原理框图话音信号先经过防混叠低通滤波器，得到限带信号（300Hz3400Hz），进行脉冲抽样，变成8KHz重复频率的抽样信号（即离散的脉冲调幅PAM信号），然后将幅度连续的PAM信号用“四舍五入”办法量化为有限个幅度取值的信号，再经编码，转换成二进制码。电话规定抽样率为8KHz，每抽样值编8位码，即共有28=256个量化值，因而每话路PCM编码后的标准数码率是64kb/s。为解决共
3、有均匀量化时小信号量化误差大、音质差的问题，在实际中采用不均匀选取量化间隔的非线性量化方法，即量化特性在小信号时分层密、量化间隔小，而在大信号时分层疏、量化间隔大。2单片PCM编译码器TP3067介绍本实验系统选择了TP3067芯片作为PCM编译码器，它把编译码器（Codec）和滤波器(Filter)集成在一个芯片上，功能比较强，它既可以进行A律变换，也可以进行u律变换，它的数据既可用固定速率传送，也可用变速率传送，它既可以传输信令帧也可以选择它传送无信令帧，并且还可以控制它处于低功耗备用状态，到底使用它的什么功能可由用户通过一些控制来选择。TP3067可以组成模拟用户线与程控交换设备间的接口
4、，包含有话音A律编解码器。自调零逻辑。话音输入放大器、RC滤波器、开关电容低通滤波器、话音推挽功放等功能单元。TP3067具有完整的话音到PCM和PCM到话音的A律压扩编解码功能。它的编码和解码工作既可同时进行，也可异步进行。它的内部结构方框图见图2，外部引脚排列见图3，引脚说明见表1。它的外部接口可分两部分:一部分是模拟接口电路，它与编译码器中的Filter发生联系，这一部分可控制模拟信号的放大倍数，另一部分是与处理系统和交换网络的数字接口，它与编译码器中的Codec发生联系，通过这些数字接口线来实现对编译码器的控制。图2 TP3067内部结构框图图图3 TP3067管脚排列图表1：引脚说明
5、引脚号符 号功 能1VPO+接收功率放大器非倒相输出2GNDA模拟地3VPO-接收功率放大器倒相输出4VPI接收功率放大器倒相输入5VFRO接收滤波器的模拟输出6VCC正电源引脚，Vcc=+5V57FSR接收的帧同步脉冲，它启动BCLKR， 于是PCM数据移入Dr，FSR为8KHz脉冲序列。8Dr接收帧数据输入，PCM数据随着FSR前沿移入Dr。9BCLKRCLKSEL在FSR的前沿后把数据移入Dr的位时钟，其频率可从64KHz到2.048MHz。另一方面它也可能是一个逻辑输入，以此为在同步模式中的主时钟选择频率1.536MHz/1.544MHz或2.048MHz。BCLKR 用在发送和接收两
6、个方向。10MCLKR/PDN接收主时钟。其频率可以为1.536MHz、1.544MHz或2.048MHz。它允许与MCLKx异步，但为了获得最佳性能应当与MCLKx同步，当MCLKR连续联在低电位时，MCLKx被选用为所有内部定时，当MCLKR连续工作在高电位时，器件就处于掉电模式。11MCLKx发送主时钟，其频率可以是1.536MHz，1.544MHz或2.048MHz，它允许与MCLKR异步，同步工作能实现最佳性能。12BCLKx把PCM数据从Dx上移出的位时钟，其频率可从64KHz变至2.048MHz，但必须与MCLKx同步。13Dx由FSx启动的三态PCM数据输出14FSx发送帧同步
7、脉冲输入，它启动BCLKx，并使Dx上PCM数据移出。15TSx开漏输出，在编码器时隙内为低电平脉冲。16ANLB模拟环回路控制输入，在正常工作时必须置为逻辑“0”，当拉到逻辑“1”时，发送滤波器和发送前置放大器输出的连接线被断开，而改为和接收功率放大器的VPO+输出连接。17GSx发送输入放大器的模拟输出。用来在外部调节增益。18VFxI-发送输入放大器的倒相输入。19VFxI+发送输入放大器的非倒相输入。20VBB负电源引脚，VBB=-5V53系统工作原理在本实验中选择进行A律变换，以2.048Mbit/s来传送信息，信息帧为无信令帧，它的发送时序与接收时序直接受FSx和FSR控制。系统上
8、电：当开始上电瞬间，加压复位电路启动COMBO并使它处于掉电状态，所有非主要电路都失效，而Dx、VFRO、VPO-、VPO+均处于高阻抗状态。为了使器件上电，一个逻辑低电平或时钟脉冲必须作用在MCLKR/PDN引脚上，并且FSx和FSR脉冲必须存在。于是有两种掉电控制模式可以利用。在第一种中MCLKR/PDN引脚电位被拉高。在另一种模式中使FSx和FSr二者的输入均连续保持低电平，在最后一个FSx或FSr脉冲之后相隔2ms左右，器件将进入掉电状态，一旦第一个FSx和FSr脉冲出现，上电就会发生。三态数据输出将停留在高阻抗状态中，一直到第二个FSx脉冲出现。 系统时序:短帧同步工作:COMBO既
9、可以用短帧，也可以用长帧同步脉冲。在加电开始时，器件采用短帧模式，在这种模式中，FSx和FSr这两个帧同步脉冲的长度均为一个位时钟周期。在BCLKx的下降沿当FSx为高时，BCLKx的下一个上升沿可启动输出符号位的三态输出Dx的缓冲器，紧随其后的7个上升沿以时钟送出剩余的7个位，而下一个下降沿则阻止Dx输出。在BCLKR的下降沿当FSr为高时（BCLKx在同步模式），其下一个下降沿将锁住符号位，跟随其后的7个下降沿锁住剩余的7个保留位。长帧同步工作:为了应用长帧模式，FSx和FSr这两个帧同步脉冲的长度应等于或大于位时钟周期的三倍。在64KHz工作状态中，帧同步脉冲至少要在160ns内保持低电
10、位。随着FSx或BCLKx的上升沿（无论哪一个先到）来到，Dx三态输出缓冲器启动，于是被时钟移出的第一比特为符号位，以后到来的BCLKx的7个上升沿以时钟移出剩余的7位码。随着第8个上升沿或FSx变低（无论哪一个后发生），Dx输出由BCLKx的下降沿来阻塞，在以后8个BCLKR的下降沿（BCLKR），接收帧同步脉冲FSR的上升沿将锁住DR的PCM数据。编译码器的工作是由时序电路控制的。在编码电路中进行取样、量化、编码，译码电路经过译码低通、放大后输出模拟信号，把这两部分集成在一个芯片上就是一个单路编译码器。单路编译码器变换后的8位PCM码字是在一个时隙中被发送出去，这个时序号是由A/D控制电路
11、来决定的，而在其它时隙时编码器是没有输出的。同样在一个PCM帧里，它的译码电路也只能在一个由它自己的时序里，从外部接收8位PCM码。单路编译码器的发送时序和接收时序可由外部电路来控制。只要向A/D控制电路或D/A控制电路发某种命令即可控制单路编译码器的发送时序和接收时序号，从而也可以达到总线交换的目的。不同的单路编译码器对其发送时序和接收时序的控制方式都有所不同，有些编译码器有二种方式，一种是编程法，即给它内部的控制电路输进一个控制字，分配其时隙；另一种是直接控制，这时它有两个控制端，我们定义为FSx和FSR，它们是周期性的，并且它的周期和多路PCM的帧周期相同，为125s，这样，每来一个FS
12、x，编译码器就输出一个PCM码字，每来一个FSR，编译码器就从外部输入一个PCM码字。编译码器一般都有一个PDN降功耗控制端，PDN=l时，编译码能正常工作，PDN=0时，编译码器处于低功耗状态，这时编译码器其它功能都不起作用，我们在设计时，可以接MUC等控制芯片以实现对编译码器的降功耗控制。考虑到系统时钟频率较高，本系统利用VHDL设计PCM编码芯片的控制，生成时钟信号，发送时添加帧同步码，解码时检测帧同步码。以控制编解码的时序实现编解码功能。本系统中所有的时隙都是从频率为8.102MHz的外部时钟信号频后得到2.048MHz的码同步时钟，再经分频分相后得到8KHz的帧同步时钟。帧同步码的添
13、加是在时钟信号控制下输出帧同步码的时隙中对预置帧同步编码逐位输出实现的。帧同步信号的提取是用在时钟信号控制下信号通过移位寄存器构成的并/串转换电路的输出信号与与置信号比较而实现的，帧同步信号的频率为位同步信号的256分之一。拨码开关SW1， SW1可分别设置编解码时帧同步码的码型。为了提高系统的抗干扰能力减小误解码率，可以增加帧同步码的位数。这里只是为了说明原理所以选择8位。PCM系统的完整电路如图4所示。图中话筒放大电路和输出功放电路见图5和图6。图4 PCM系统 编解码，时序控制电路图图5 话筒放大电路图中R1应为驻极体话筒，为了仿真需要以近似阻值的电阻代替。仿真波形和幅频特性见电路分析部
14、分。驻极体话筒工作电压Uds 1.512V，常用的有1.5V，3V，4.5V三种，工作电流Ids 0.11mA之间输出阻抗一般小于2K（欧姆）这里用1K电阻代替。原理部分已经提到，PCM编译码器允许输入信号的最大幅度为4.36V，这是正弦输入信号编码不过载的最大幅度。当输入信号大于临界过载幅度之后，输出信号的S/N急剧下降。为了确保器件的安全使，建议取输入信号的最大幅度为2.5V(峰峰值)。可以调解可变电阻器改变放大电路增益，使信号要由小至大调节，测出此时的S/N值。选择出最佳编码电平。图6输出功放电路4.控制电路VHDL 源文件-pcm编解码芯片tp3067控制-library IEEE;u
15、se IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity pcm_con is Port ( clk : in std_logic; -8.192MHz时钟输入-cp_out : out std_logic; -2.045MHz时钟输出- pcm_in : in std_logic; -pcm波输入 接收通道- pcm_out : out std_logic; -pcm波输出 发送同道- to_Dx : in std_logic; -接3067 编码输出端- to
16、_Dr : out std_logic; -接3067 解码输入端- incode : out std_logic; -8KHz编码帧同步信号- decode : out std_logic; -8KHz解码帧同步信号- incode_en : in std_logic; -编码允许信号- decode_en : in std_logic; -解码允许信号- code_in : in std_logic_vector(7 downto 0); -设定编码帧同步码- code_de : in std_logic_vector(7 downto 0); -设定解码帧同步码- -为进一步避免系统误解
17、码，提高抗干扰能力可以增加帧同步码位数-end pcm_con;architecture Behavioral of pcm_con issignal clk_sys : std_logic; -系统内部时钟信号-signal sreg: STD_LOGIC_vector(7 downto 0); -8位移位寄存器-begincp_out = clk_sys; -2.045MHz时钟信号输出-PROCESS (clk) -2.045MHz系统时钟进程- VARIABLE tem : INTEGER RANGE 0 TO 1;BEGINIF (clkEVENT AND clk = 1) THEN
18、if tem =1 thentem := 0;elseclk_sys = not clk_sys;tem := tem + 1;end if; end if;END PROCESS; -时钟信号= 1/4 外部时钟-PROCESS (clk_sys) -编码进程-VARIABLE tim : INTEGER RANGE 0 TO 255; -编码帧同步时钟参量- BEGIN IF (clk_sysEVENT AND clk_sys = 1) THEN IF(incode_en = 1) THEN IF (tim =255)THEN tim:=0; ELSE tim := tim + 1; EN
19、D IF; END IF; -帧同步时钟 = 系统时钟/256-IF (incode_en = 1) THEN -编码允许信号控制- IF (tim=0) THEN incode = 1; - -编码同步脉冲输出- ELSE - incode = 0; -生成8KHz编码同步脉冲- END IF; -/ END IF; -/END IF;IF (tim=0) THEN -根据内部时钟参量 生成串行的帧同步码-pcm_out = code_in(7); -elsif (tim=1) THEN -pcm_out = code_in(6); -elsif (tim=2) THEN -pcm_out
20、= code_in(5); -elsif (tim=3) THEN -pcm_out = code_in(4); -elsif (tim=4) THEN -pcm_out = code_in(3); -elsif (tim=5) THEN -pcm_out = code_in(2); -elsif (tim=6) THEN -pcm_out = code_in(1); -elsif (tim=7) THEN -pcm_out 7 and tim16) THEN pcm_out = to_Dx; -根据内部时钟参量 发送八位pcm码-elsepcm_out = Z; - 其他时隙输出为高阻状态(
21、可能会应响调制)-end if; END PROCESS;PROCESS (clk_sys) -解码进程-VARIABLE cnt : INTEGER RANGE 0 TO 8; -解码时序参量-beginif (clk_sysevent and clk_sys=1) thenif decode_en =1 then -解码允许信号控制-sreg(7 downto 1)=sreg(6 downto 0); -移位寄存器描述-sreg(0)=pcm_in; -通过移位寄存器把串行pcm码转换成并行码-end if; if (cnt8) then cnt:=cnt + 1; -解码时序参量自增-e
22、lse -只输出8位防止信道噪声被误解码-cnt := 8; -输出8位pcm码后解码时序停止-end if;if (sreg = code_de) then -检测帧同步码-decode = 1; -检测到帧同步码时输出帧同步脉冲-cnt:=0; else decode 7) then to_Dr = Z; -解码时序到来前输出高阻-elseto_Dr = pcm_in; -在解码时序中输出pcm波到解码芯片-end if; END PROCESS;end Behavioral;5.各部分仿真图形图7 话筒放大电路 仿真波形图8 话筒放大电路 幅频特性曲线图9 输出功放电路 仿真波形图10
23、输出功放电路 仿真波形从仿真波形看,模拟电路部分原理正确,波形完整,在同频带内线性好.因为PCM编码芯片内部带有有源滤波器,所以没有单独设计抗混叠滤波器。图11 帧同步波形8.102MHz的外部时钟信号clk分频后得到2.048MHz的码同步时钟cp_out，再经分频分相后得到8KHz的帧同步时钟的Incode信号。Incode信号每256个系统时钟周期(cp_out)出现一次脉冲,启动编码过程。图12某一编码时隙当编码时序参量tim计数到0时开始编码过程。编码时隙中,先逐位输出8位的帧同步码;随后输出编码输出允许信号,使pcm编码芯片输出pcm波,控制芯片取得pcm波后直接输出。当然这个时序
24、也可以根据芯片的实际速率做适当的修改。边码结束后pcm芯片的代码输出脚将锁定在高阻状态,为了避免不定状态引入后级,控制芯片也将输出锁定在高阻态。当然,为了避免给调制部分引入噪声也可以锁定在低电平。图13某一解码时隙的帧同步过程解码部分主要由移位寄存器和同步码检测,时序控制部分组成。收到的pcm波在系统时钟的控制下逐位移入移位寄存器,并随时和设定的帧同步码相比较,当两者相同时输出帧同步信号,并且把随后的8位数据输入到pcm编解码芯片。为了防止编解码芯片误解码,未检测到帧同步码时输出为高阻。图14帧同步码不匹配帧同步码不匹配时不输出帧同步信号,输出依旧保持高阻状态。编解码时帧同步码的码型可由code_in和code_de端口别设置,这样可以方便信道的双向传输和时分复用。为了提高系统的抗干扰能力减小误检测到帧同步码的概率,也可以增加帧同步码的位数。Pcm波帧同步码和图15编解码过程编解码过程其实是两个相互独立的过程,可以同时进行也可以不同时,主要看系统的设计。仿真时只是为了方便,把编码身成的pcm波复制到解码输入端作为仿真输入。第 10 页 共 11 页