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1、成 绩 评 定 表学生姓名班级学号专 业课程设计题目四位二进制加计数器（缺0100，0101，0110，1000，1001）评语组长签字：成绩日期 20 年 月 日课程设计任务书学 院专 业学生姓名班级学号课程设计题目四位二进制加计数器（缺0100，0101，0110，1000，1001）实践教学要求与任务:1、了解数字系统设计方法。2、熟悉VHDL语言及其仿真环境、下载方法。3、熟悉Multisim环境。4、设计实现四位二进制加计数器（缺0100，0101，0110，1000，1001）。工作计划与进度安排:第一周 熟悉Multisim环境及Quartus环境，练习数字系统设计方法， 包括采
2、用触发器设计和超高速硬件描述语言设计，体会自上而 下、自下而上设计方法的优缺点。第二周 在Quartus环境中用VHDL语言实现四位二进制加计数器（缺0100，0101，0110，1000，1001），在仿真器上显示结果波形，并下载到目标芯片上，在实验箱上观察输出结果。在Multisim环境中仿真实现四位二进制加计数器（缺0100，0101，0110，1000，1001），并通过虚拟仪器验证其正确性。指导教师： 201 年 月 日专业负责人：201 年 月 日学院教学副院长：201 年 月 日摘 要本文描述了四位二进制同步加法计数器的功能，并且缺省了状态0100，0101，0110，1000，
3、1001。计数器初始状态从0000开始，每来一个CP脉冲计数器就加1，当增加到0011时，直接跳到状态0111；再来一个CP脉冲，计数器直接跳到状态1010；当计数器加到1111时，给高位进位的同时计数器归零。本课程设计分别通过Quartus和multisim软件设计实现此计时器。在Quartus软件中先用VHDL语言描述此计数器，编译完成后，进行波形仿真，最后下载到试验箱中。在multisim软件中首先设计实现此计数器功能的电路图，然后运行仿真电路图，通过LED灯亮灭的顺序和逻辑分析仪的波形变化情况验证电路图的正确性。关键词：四位二进制加计数器；Quartus软件；multisim软件； 目
4、 录1 课程设计目的12 课程设计实现框图13 实现过程13.1 Quartus实现过程（VHDL）13.1.1 建立工程23.1.2 VHDL源程序53.1.3 编译和仿真过程63.1.4 引脚锁定与下载93.1.5 仿真结果分析103.2 Multisim实现过程（电路设计）113.2.1 设计原理113.2.2 基于Multisim的设计电路图153.2.3 逻辑分析仪显示的波形163.2.4 仿真结果分析164 设计体会175 参考文献181 课程设计目的1、了解数字系统设计方法。2、熟悉VHDL语言及其仿真环境、下载方法。3、熟悉Multisim环境。4.设计实现四位二进制加计数器（
5、缺0100,0101,0110,1000,1001）。2 课程设计实现框图图1所示是四位二进制同步加法计数器的结构示意框图。CP是输入计数脉冲，所谓计数，就是计CP脉冲个数，每来一个CP脉冲，计数器就加一个1，随着输入计数脉冲个数的增加，计数器中的数值也增大，当计数器计满时再来CP脉冲，计数器归零的同时给高位进位，即要送给高位进位信号，图中的输出信号C就是要送给高位的进位信号。四位二进制加法计数器 CPC送给高位的进位信息输入计数器脉冲图1 四位二进制加计数器示意框图由题目可知，无效状态为0100、0101、0110、1000、1001，根据二进制递增计数的规律，可画出状态图如图2所示。/0/
6、0/0/000010111001100100000/0/1/0/0/0/0/0111111101101110010111010 图2 状态图3 实现过程3.1 Quartus实现过程（VHDL）3.1.1 建立工程启动Quartus后的界面如图3所示。图3 Quartus软件的启动界面首先需要创建一个工程。（1） 点击Creat a New Project创建一个新工程，系统显示如图4所示。图4 工程创建向导的启始页（2）点击Next，为工程选择存储目录、工程名称、顶层实体名等，如图5所示；图5 输入工程名称、存储目录界面（3）点击Next，若目录不存在，系统可能提示创建新目录，点击“是”按钮
7、创建新目录，系统显示如图6所示，系统提示是否需要加入文件，在此不添加任何文件；图6 提示是否添加文件界面（4）点击Next，进入设备选择对话框，如图7，这里选中实验箱的核心芯片Cyclone系列FPGA产品EP1C6Q240C8；图7 芯片型号选择界面（5）点击Next，系统提示是否需要其他EDA工具，这里不选任何其他工具；（7）点击Next后，系统提示创建工程的各属性总结，如图8所示。若没有错误，点击Finish，工程创建向导将生成一个工程，这时在软件界面窗口左侧显示出设备型号和该工程的基本信息等。图8 工程阐述汇总3.1.2 VHDL源程序LIBRARY IEEE; USE IEEE.ST
8、D_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY add5 ISPORT (cp:INSTD_LOGIC; q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END add5;ARCHITECTURE Behavioral OF add5 ISSIGNAL count:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS (cp) BEGIN IF cpEVENT AND cp=1 THEN IF count=0011 THEN count=0111; ELSIF count=0
9、111 THEN count=1010; ELSIF count=1111 THEN count=0000; ELSE count = count +1; END IF; END IF; END PROCESS; qNew创建一个设计文件，选择设计文件的类型为VHDL File，点击OK，在系统显示窗口右侧的VHDL编辑窗口中编写VHDL程序，如图9所示。图9 VHDL源程序编辑界面（2）输入程序后，存盘，如图10所示。应该注意文件名与实体名相同。图10 提示存盘窗口（3）点击Processing-Start Compilation编译该文件，系统将开始编译，结束后，给出提示信息和编译结果，如
10、图11所示。图11 编译结果显示2.仿真过程如下：（1）建立时序仿真文件点，击File-New，选择“Vector Waveform File”。在系统界面Name空白处击右键，选择InsertInsert Node or Bus，如图12所示。图12 Insert Node or Bus对话框（2）在图12中单击Node Finder按钮。在出现的界面中单击List按钮，再单击按钮，如图13所示。图13 Node Finder对话框（3）单击OKOK。在编辑窗口中为时钟脉冲信号cp赋值，如图14所示。图14 波形仿真编辑窗口（4）将仿真文件存盘，同样注意文件名字必须与顶层文件同名。（5）点击
11、Processing-Start Simulation进行仿真，仿真结果如图15所示。图15 仿真结果显示3.1.4 引脚锁定与下载（1）点击Assignments-Pins，在界面中Location下面的方框中依次输入28，114，115，116，117，完成引脚锁定，如图16所示。图16 引脚锁定窗口（2）重新编译程序。（3）点击Tools-Programmer，如图17所示，选中add5.sof文件，点击Start，完成下载。图17 下载窗口下载完成后，实验箱中LED灯亮的顺序为从“0000”加到“0011”，然后直接跳到“0111”，再从“0111”直接跳到“1010”，跳过0100，
12、0101，0110和1000，1001。当增加到状态“1111”时，下一状态归零，即为“0000”。3.1.5 仿真结果分析本课程设计题目是四位二进制加计数器（缺0100,0101,0110,1000,1001），所以计数器是从3直接跳变成7，再从7直接跳变成10，其余的数正常跳变，当计数器加到15时，进位给高位，并归0。根据图15的仿真结果可以十分清楚地看出波形跳变过程，由于信号有延时，所以当第一个上升沿到来时，输出波形不是立即跳变，而是延迟一段时间后，跳变为状态“0001”，并且每来一个上升沿就加1。当增加到“0011”时，跳过0100,0101,0110，直接到状态“0111”。再来一个
13、上升沿时，跳过1000,1001，直接跳到状态“1010”。当增加到“1111”时，再来一个上升沿就归零，重新计数。仿真结果符合开始的设计框图。下载完成后，EDA实验箱中LED灯亮的顺序与波形仿真结果相同。说明此缺省状态（0100，0101，0110，1000，1001）的四位二进制加法计数器设计成功。3.2 Multisim实现过程（电路设计）3.2.1 设计原理1. 选择触发器由于JK触发器功能齐全、使用灵活，故选用4个CP上升沿触发的边沿JK触发器。2. 求时钟方程、输出方程和状态方程（1）求时钟方程采用同步方案，所以各个触发器的时钟信号都应使用输入计数脉冲CP，即CP0=CP1=CP2
14、=CP3=CP （2）求输出方程由图2所示的状态图可直接得到（3）求状态方程由图2所示状态图可直接画出如图18所示计数器次态的卡诺图，再分解开便可以得到如图19所示各个触发器次态的卡诺图。 0001111000000100100111001101XXXXXXXX1010XXXX11110111100000111110XXXXXXXX11001011图18 次态的卡诺图00011110000000 01XX1X11110110XX11(a) 0001111000011101XX0X11110110XX10(b) 0001111000011101XX1X11010110XX01(c) 000111
15、1000101101XX0X11100110XX01(d)图19 各触发器的卡诺图（a） 的卡诺图（b）的卡诺图（c）的卡诺图（d）的卡诺图显然，由图3 所示各触发器的卡诺图，可直接写出下列状态方程：3.求驱动方程JK触发器的特性方程为变换状态方程式的形式：与特性方程做比较，可得下列驱动方程：3.2.2 基于Multisim的设计电路图根据所选用的触发器和时钟方程、输出方程、驱动方程，便可以画出如图20所示的逻辑电路图。图20 设计电路图检查所设计的电路能否自启动：将电路无效状态0100,0101,0110,1000,1001代入输出方程和状态方程进行计算，结果如下：1101/00100/00
16、101/0111001101111/0/0101010011000可见，设计的电路能够自启动。3.2.3 逻辑分析仪显示的波形逻辑分析仪显示的波形如图21所示。图21 逻辑分析仪显示波形3.2.4 仿真结果分析在multisim中，计数器是从3直接跳变成7，再从7直接跳变成10，其余的数正常跳变，当计数器加到15时，给高位进位的同时计数器归零。在图21的仿真结果中，小灯根据数字的变化有规律地亮灭。例如，当计数器加到1001是，会出现以下现象：从左数第一个和第四个小灯是亮的，而第二个和第三个小灯是灭的，以此类推。而当最后计数器加到1111时，要进行进位，变成0000，这个时候表示进位的绿灯会变亮
17、。而且逻辑分析仪中的时序图会按照设计的那样进行变化，类似于Quartus的仿真波形图。4 设计体会本课程设计分别通过Quartus和multisim软件设计实现四位二进制加法计数器（缺省0100,0101,0110,1000,1001）。计数器是从3直接跳变成7，再从7直接跳变成10，其余的数正常跳变，当计数器加到15时，进位给高位，并且计数器归0。最终实验结果中Quartus的波形仿真结果和multisim中逻辑分析仪显示的波形相同，下载后实验箱中LED灯亮灭的顺序和multisim的电路图中小灯的亮灭顺序相同，都成功设计实现了缺省0100,0101,0110,1000,1001的四位二进制
18、加法计数器。但在实验过程中也遇到了一些问题。在用multisim做仿真波形图时，最开始检查的仿真结果是错误的，波形变化不正确。为了解决问题，我又从画卡诺图开始重新计算，一步一步检查，结果发现所写的驱动方程中K端方程求错了，我是直接把状态方程中前面的系数当成了K，而忘记取反，我又重新连接电路图，但结果还是不对。我又进行反复检查，最后发现状态方程中有一约束项没有去掉，再次改正电路图后，终于得到了正确地结果。本次课程设计过程让我明白了做实验必须要认真仔细完成每个步骤，切记不要疏忽大意，往往一步差错就会造成以后更大的错误。通过此次课程设计使我意识到自己的理论知识方面还有一些欠缺，在以后的课程学习中应继续努力。参考文献1 余孟尝.数字电子技术基础简明教程.第三版.北京:高等教育出版社,2006:254-3012 阎石.数字电子技术基础.第5版.北京:清华大学出版社,2008:50-953 康华光.电子技术基础（数字部分）.第5版.北京:清华大学出版社,2010:48-794 刘昌平.EDA技术与应用:基于Quartus2和VHDL.第1版.北京:清华大学出版社,2011:89-1215江晓安.数字电子技术.第3版.北京:人民邮电出版社,2010:54-86- 18 -