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1、1绪论1.1 课题研究背景及意义 20世纪70年代以来，伴随电脑技术、大规模积体电路、可编程逻辑器件、高速数据信号处理器的迅猛发展，各种数字系统的设计、开发、检测任务越来越多，也越来越复杂了。数字电路系统所处理的资讯都是用离散的二进位来表示，常用“1”来表示高电平，“0”表示低电平，多个二进位位的组合构成一个数据，我们称这一领域是数据域；该领域测试技术即被称为数据域测试技术，简称数据域测试。在数据域测试的领域中，大多数情况下只在意数据信号之间的逻辑关系和时序关系，缺忽视了实际的具体波形。对于设计人员来说，若想从大量的数据流中找出一些无规则、隐蔽、随机的错误无异于大海捞针，所以，必须采用一些全新
2、的测试设备才能及时、迅速、准确的解决问题，如逻辑分析仪、仿真器、数据图形产生器、嵌入式开发系统等等。其中，逻辑分析仪（Logic Analyzer，简称LA）是最基本、最具有代表性的数据域测试仪器。逻辑分析仪的主要作用是在时钟作用下对被测系统的数字信号进行采集并显示出来，来判断时序正确与否。与示波器不同，逻辑分析仪没有具体的电压值显示，并且通常只显示两个电压-即逻辑“1”和“0”，因此设定一个电压作为参考是必需的，被测信号通过比较器与参考电压进行比较，比参考电压高的为高电平（即为逻辑“1”），同理，比参考电压低的即为低电平（逻辑“0”），在高电压与低电平之间形成数字波形。例如：利用100MHZ
3、采样频率的逻辑分析仪对一个待测信号进行检测时，我们设定参考电压为2V，逻辑分析仪平均每10ns就对被测信号采取一个点，高于2V的为逻辑“1”，低于或等于2V的为逻辑“0”，之后“1”和“0”就可以连成一个简单且连续的波形。在此波形中，设计人员能很方便的找出异常的地方。总之，逻辑分析仪是一种分析数位化设备软体和硬体的测试仪器，主要用于分析数字系统的逻辑关系，有效的解决了复杂类型的数字系统的检测和故障诊断为题。随着电脑技术的迅速发展及其广泛应用，电脑上传统的并行和串行介面已经无法满足PC与外部设备之间不断提高的速度和稳定性、易用性的要求，而且给电脑系统的设计带来诸多麻烦，给用户也带来很多不便，限制
4、了电脑的发展。USB通用串行汇流排是一种逐流的电脑标准介面，通过它实现了即插即用与热插拔的特性。USB介面让用户迅速方便地连接电脑主机的设备介面，很好的满足了用户的需要。因此基于USB介面的虚拟逻辑分析仪设计具有一定的经济效益和现实意义。1.2 国内外研究现状及发展趋1.2.1国内外研究现状分析自1973年美国HP公司和BIOMATION公司研制出逻辑分析仪以来，加上电脑、信号处理、软体工程等技术的快速发展，逻辑分析仪已经历了四代：第一代仅具有简单的触发功能和显示方式，速度慢且功能单一，定时分析仪和状态分析仪分别属于两种仪器；第二代的标志是微机化，很大程度上改进了触发和显示方面，定时分析仪和状
5、态分析仪被结合到一起使用，便于对微机的软硬体进行分析；第三代具有速度高、通道数多、存储容量大等特点，而且具有了以系统性能分析为重点的分析能力；第四代产品则是性能相当完善的逻辑分析仪或逻辑分析系统。随着数字设备检测仪器在生活中的广泛应用，逻辑分析仪有着很好的市场和广阔前景。国内逻辑分析仪的应用不断增强，但制造业发展不是很快，这主要是因为一方面逻辑分析仪应用复杂，价格也较高。另一方面，该仪器的市场主导地位主要由国外产品占领，国内厂商的市场份额较小，影响了国内的普及。国外逻辑分析仪的产品主要厂家是美国的Aglient 公司和Tektronix公司，他们掌握着逻辑分析仪的核心技术和很大部分的市场份额。
6、国内南京电讯仪器厂、上海无线电二十一厂、红华仪器厂和电子科技大学均制造了台式逻辑分析仪，但不部分都是功能单一、性能指标低、操作繁琐，很难投入实际使用。国内真正形成市场份额的是生产与微机配合工作的逻辑分析仪插卡或外接模组，它们利用微机资源，补充逻辑分析仪的重要部分，共同完成LA功能。该产品价格不高，便于LA在国内的普及。1.2.2逻辑分析仪的发展趋势逻辑分析仪未来的发展趋势主要有以下几个方面：第一，它与网路的结合，这便于远程操作和控制，而且所测数据能再网上共用，便于专家在异地指导操作人员利用仪器对数字设备进行高难度维护、检修；第二，与其他仪器的结合，例如Agilent公司的16500、16600
7、和16700系列和Tektronix公司的9200系列都是模组化的综合逻辑分析系统，包括了高性能的逻辑分析仪、数字信号发生器和数字示波器等多种仪器；第三，支持多种汇流排结构，新一代逻辑分析仪应能支持PC主机采用的新型I/O汇流排，以满足开发人员调试和分析PC主机或任何高性能电脑系统的需要；第四，能对多微处理器结构同时进行检测、调试和验证。例如泰克公司的TLA700系列逻辑分析仪，具有2176个逻辑通道以及每个通道高达16M的存储深度；第五，支持人性化操作。对较复杂的触发设置以及与被测系统的连接、显示方面等都应支持人性化操作，让用户感到熟悉、方面。 整个逻辑分析仪应向标准化、便携化发展，因此研究
8、基于USB介面的虚拟逻辑分析仪是符合这一发展趋势的。1.3本论文研究的主要内容本文的虚拟逻辑分析仪是基于USB介面并且采用现场可编程器件FPGA而设计的，通过USB介面，实现了电脑和外设备之间通信速度、稳定性和易用性，同时即插即用的特性让其使用非常方便。本课题研究内容包括以下几个方面： 1.研究了本论文的设计方案及其论证，包括逻辑分析仪的原理设计，方案比较，晶片选择等工作，并且拟定了虚拟逻辑分析仪的参数;2.介绍了USB介面的工作原理；3.进行逻辑分析仪的硬体设计，包括确定硬体设计的总框图，然后进行逻辑分析仪的周边电路设计；4.进行逻辑分析仪的软体设计，包括数字电路设计的基本思想，Verilo
9、g语言和Max-plus软体的介绍，并且进行各个模组的设计和仿真，完成FPGA晶片和周边晶片的介面设计。2 USB技术原理 通用串行汇流排USB是由HP、微软等多家公司于2000年4月份发布的一种电脑外接设备连接规范，具有热插拔、即插即用、介面体积小、传输可靠、节省系统资源、共用式通信、良好的相容性和低成本等多方面优点，而这些优点让其得到了广泛使用。.2.1 USB系统概述简单的说，USB系统就是USB设备和PC机连接组成的系统，而USB的作用是在外设和PC之间提供通信服务。在USB系统中，外设即USB设备，而PC机则称为主机。2.1.1 USB 主机USB主机一般包括三个部分，即USB汇流排
10、介面、USB系统软体和客户软体。在USB系统中规定只允许一个主机,而且USB主机在整个传输过程中是主导地位。USB汇流排介面包括主控制器和根集线器。主控制器的作用是负责完成主机和USB设备之间的数据传输，根集线器的作用是为USB系统提供一个多说个连接起点或端口。USB系统软体由操作系统提供，这里不作介绍。客户软体是需要开发者自行编写的专用软体，用于和指定的USB设备的功能单元进行通信，以此实现其特定功能（如档和声音的传输）。需要说明的是客户软体部能直接访问USB设备，它一般包含USB设备驱动程式和介面应用程式。2.1.2 USB设备根据USB设备的功能不同，将其分为两大类：功能设备和集线器。功
11、能设备（如USB键盘）是为主机提供附加功能的，集线器是为USB系统提供附加连接点的。根据目前USB产品规范，将其分为：低速、全速和高速三种类型，其中低速传输速率最高为1.5Mbps，全速传输速率最高为12Mbps，高速传输速率为480Mbps.2.2 USB介面的电气特性USB线缆包括4根导线：VBUS（Vcc）、GND、D+、D。其中，Vcc是+5V电源线，GND为接地线，D+和D是差分数据传输的信号线。需要说明的是USB的特点之一的热插拔，PC主机会不间断的检测USB设备的插入和拔出。当主机检测到信号电平上升到一定电平时，即判断出有设备已连接；当主机检测到信号电平下降到一定电平后，即判断出
12、油设备移除。D+和D是用“1”和“0”来表示汇流排的差分状态，采用差分方式能够减少传输干扰，提高汇流排传输速度。2.3 USB数据通信流USB为主机和USB设备之间的通信服务提供了更好的汇流排使用，进入一个USB设备可以是不同的数据流，它们相互独立。每个通信流均在设备上的某个中断点而结束，不同设备的不同端点对应不同的通信流。2.3.1 端点一个端点是主机与设备间通信流的一个结束点，是以个可唯一识别的USB设备一部分。USB逻辑设备就是由一系列相互独立的端点构成的。端点一般由USB介面晶片提供，一般有两种端点号：0号端点和非0号端点。0号端点是用来缺省控制的，所有设备都必要要有一个0号端点。US
13、B设备的输入端和输出端都设置成端点0，这样当USB系统初始化时，收到汇流排复位命令后（默认USB设备已接至PC机且已加电），端点0就是可访问的。非0号端点在被设置前是不能被主机访问的。2.3.2传输类型USB拟定了四种传输类型，这几种传输类型在传输数据的大小、传输速度大小、需同步或突发传输等多方面有不同的特征。2.3.2.1 控制传输 一种可靠的、非周期性的传输方式，用于传输少量且对传输时间和传输速率都没要求的数据传输。USB为控制传输保留了汇流排带宽，来保证数据能被传输。另外，为了保证控制数据传输的正确性，USB采用了差错控制和重试机制。2.3.2.2 中断传输一种小规模的、低速的、固定延迟
14、具有周期性的传输类型，用于传输少量或中量的且对服务周期有要求但对传输速率没要求的的数据传输。USB为中断传输保留了汇流排带宽，来保证周期内数据能够得到传输。为了保证传输的正确性，采用了和控制传输一样的差错控制和重试机制。2.3.2.3 批量传输一种非周期性的、大数据量的、可靠的传输方式，用于大量、对传输时间和传输速率都没要求的数据传输。当USB汇流排带宽紧张或没有带宽时，批量传输本身会被延迟，为其他数据传输让道，此时这种类型的传输速率非常低，传输时间也很长；当USB汇流排有足够带宽时，这时的传输速率很快，传输时间也缩短很多。此外，它也采用了差错控制和充实机制。批量传输只能用于高速或全速USB设
15、备，这种传输虽可以传输大量数据，但传输时间和速率不稳定。2.3.2.4 同步传输一种周期性且连续传输的方式，用于量大的、速率恒定的、对传输时间有要求的数据传输。USB为同步传输保留了汇流排带宽，来保证数据能够得到传输。这种传输类型的传输时间是可预测的，因为它一直使用准确的传输速率。需要强调的是，这种传输没有采用差错机制和重试机制，所以同步传输不能保证每次传输都能成功。3 方案论证3.1方案设计与选取3.1.1逻辑分析仪的主要技术指标逻辑分析仪工作过程主要由数据捕获和数据处理两部分完成，数据捕获包括对数据进行采集、存储和触发，数据处理主要是数据的显示。当待测数据接入LA时，LA探头首先监测待测数
16、据，在外时钟（同步脉冲）或内时钟（非同步脉冲）控制下进行采样。采样完成后待测信号按“先进先出”的顺序存储在记忆体中即FIFO记忆体。输入显示命令后，按先后顺序和预先设定的显示方式将数据显示出来。逻辑分析仪的基本组成结构如图3-1所示.根据本课题的研制周期、经济性等要求，拟定了本课题的设计指标：1.采用USB2.0介面；2.通道数：32路；3.全通道存储深度：128KB；4.采样频率：100MHz；5.FIFO存储容量：8192bit32（路）；6.支持条件触发和立即触发；7.支持内、外两种采样时钟；8.门限电平设置在0-5V连续可调3.1.2 方案比较确定方案一：采用高速RAM（随机存取记忆体
17、，断电时将丢失其存储内容）将其用作FIFO来使用，这样系统运行速度快，即时性强，但其成本较高，USB汇流排的传输速度也将限制了该种逻辑分析仪。该方案的结构框图如图3-2所示，数据捕获完后将数据通过USB介面直接传送至上位机而不是存储在RAM中，这样的好处是保证了采样数据的流畅和采样数据的完整性（不会丢失）。由于本系统拟定的采样频率是100MHz，若采用这种方案的话，其一RAM要做成FIFO，但RAM不能同时完成读和写，只能读写分开进行，所以需要RAM的存取时间应该大于5ns。其二，由于USB汇流排的传输速度最高只有480Mbps，若将32路数据同时从RAM中读出，最少需要3200Mbps的速度
18、。由于这两方面的原因，这种方案显然很难实现。方案二：采用低速RAM和降速存储方法，既保证了功能的实现同时又降低了成本。该方案的系统框图如图3-3所示，采集到的数据存在RAM中，直到所有数据存储完毕才将数据读取到电脑中。由于采用了降速存储方法，故对RAM速度的要求降低了很多。当在数据读取时，太高的读取速度是不需要的，这样就使得USB传输汇流排的速度要求也降低很多。这两个设计方案的主要区别是高速RAM与低速RAM的使用，相比之下，方案二采用了低速RAM和降速存储并且在保证功能的同时降低了成本。下面论述下为什么需要降速存储：由于USB2.0传输汇流排的速度最大为480Mbps（1B=8b即1位元组等
19、于8位，故480Mbps/8=60MBps/s），即每秒可传输60MB，本设计拟定的采样率是100MHz，若将采集到的数据直接读至PC，USB2.0汇流排的60MB速度远不能达到这个程度，因此必须要降速存储。另一方面由于本设计主要是对中低速信号进行采样，不需要太高的即时性。再加上方案二采用的是“快速采集，慢速存储”的方法，被采集到的数据经过4倍降速，使得系统对RAM存储时间的要求大大降低了。当采样过程结束后，数据通过USB介面汇流排快速的从RAM中读出来。综上所述，本设计采用方案二作为设计方案,以后的设计工作都将以这个方案为中心展开。3.2 系统逻辑框架虚拟逻辑分析仪由主机和板卡两大部分组成，
20、系统逻辑框图如3-4所示，主机主要是由系统晶片、设备驱动程式和应用程式三部分组成，USB设备主要由USB汇流排介面、信号采集和功能模组组成，这些内容将在后面章节中作详细讲解。USB汇流排将上位机和周边电路相连，具体的工作原理是：上位机通过USB介面汇流排向下发送触发信号、采样率、存储深度等控制数据，然后设置周边电路的工作状态。周边电路将采集到的数据通过USB汇流排再传给上位机，然后对数据进行分析处理，以图形化方式显示数据，详细内容在以后的章节中作阐述。4 逻辑分析仪硬体设计4.1 现场可编程逻辑器件FPGA可编程逻辑器件（PLD）随着微电子制造工艺的发展取得了长足的进步。早期简单的PLD包括可
21、编程只读记忆体 (PROM)、紫外线可擦除只读记忆体(EPROM)和电可擦除只读记忆体(EZPROM），它们只能完成简单的逻辑编程，而且只能存储少量数据，中期出现了可编程阵列逻辑(PAL)和通用阵列逻辑(GAL)，它们能完成中大规模的数字逻辑功能，基本结构一般由与阵列、或阵列、输入和输出电路组成。如今PLD已经发展成为可以完成超大规模的复杂组合逻辑与时序逻辑的复杂可编程逻辑器件(CPLD)和现场可编程逻辑器件(FPGA)。4.1.1 FPGA的选用依据由于本设计中需要完成大量触发器的时序逻辑结构的设计，FPGA是最好的选择，因为FPGA具有丰富的I/O端口和触发器，可以达到比CPLD更高的集成
22、度，相比之下，CPLD适合用在组合逻辑的设计中；FPGA是在逻辑门下、基于静态记忆体（SRAM）的编程，通过改变内部连线而布线，能反复编程，无次数限制。CLPD是逻辑块下、基于E2PROM或FLASH（闪速记忆体）的编程，通过修改度固定内连电路实现逻辑功能，编程次数有限制，最多达上万次。而且一般情况下，FPGA的功耗比CPLD要小，因此FPGA比CPLD在编程上具有更大的灵活性和优点，加上本设计的各个方面特别是逻辑规模上，本论文最终选择了FPGA设计逻辑分析仪的硬体电路。4.1.2 FPGA设计流程 基于FPGA的数字系统设计流程主要包括四个步骤，即设计输入、仿真、综合和布局布线。1. 设计输
23、入设计输入有多种表达方式，最常用的是原理图方式和硬体描述语言HDL文本方式两种。其中HDL应用最广泛的是VHDL语言和Verilog HDL语言。这两种语言都利用了“自顶向下”的设计方法，有利于模组的划分与复用，可移植性和通用性比较好，设计不因晶片的工艺与结构的变化而变化，更利于向ASIC的移植。2. 仿真仿真，也称为模拟，是对所设计电路功能的验证。仿真包括功能仿真和时序仿真。不考虑信号时延等因素的仿真称之为功能仿真，它在布局布线之前进行，因此又称为前仿真;时序仿真是在布局布线之后进行的包含了延时的仿真，又称为后仿真。仿真工具采用了Altera公司的Max+plus。功能仿真是电路设计完成后，
24、。用仿真工具对所设计的电路进行功能仿真，验证电路功能是否符合设计要求。通过功能仿真可以及时对设计中的错误进行修改，避免了逻辑错误，提高设计的可靠性。时序仿真是将布局布线的延时文件包含到设计中，与前面的仿真相比，这种仿真包含的延时资讯最为全面、准确，能较好地反映晶片的实际工作情况。3. 综合综合是以个很重要的步骤，综合指的是将较高层次的设计描述自动转化为较低层次描述的过程。综合器实现了从原理图、HDL等设计输入到FPGA或ASIC网表档的生成，而且自动优化了所生成的网表。综合后产成的网表与晶片实际的配置还有很大差距，此时应该使用FPGA厂商提供的工具软体，根据所选晶片的型号，将综合输出的网表适配
25、到具体的FPGA器件上。4. 布局布线布局是将已分割的逻辑小块放到器件内部逻辑资源的具体位置，并使他们易于连线；布线是利用器件的布线资源完成各功能块之间和回馈信号之间的连接。布局和布线都是在设计工作完成后由软体自动完成的，它以最优的方式对逻辑元件布局，并准确地实现内部元件之间的连接，布线后软体自动生成报告。4.2 逻辑分析仪主晶片的选型本设计中采用的是Altera公司的主流低成本FPGA-Cyclone，型号是EP1C3T144C8，晶片管脚图如下图4-1所示。 图4-1 EP1C3TT144C8管脚图4.2.1 晶片选择依据1.成本低，且能满足设计的要求。Cyclone FPGA系列是中等规
26、模的FPGA，Altera公司于2003年推出，针对其应用，Altera公司从设计初期就定位它为一款低成本的FPGA。cyclone系列FPGA采用了全铜工艺的1.5V SRAM工艺，在最低成本下优化为最大逻辑容量，相比较其他公司的FPGA，cyclone系列FPGA具有以下优点：一、成本是其他公司类似产品一半，但依旧提供了强大的功能；二、cyclone系列FPGA具有最高达20060个逻辑单元和288K位的RAM，而且它还集成了许多复杂的功能；三、提供了全功能的锁相环(PLL)，用于板级的时钟网路管理和专用I/O介面，而这些介面用于连接业界标准的外部记忆体器件。由于这些优点，让Cyclone
27、系列FPGA得到了广泛应用并成为了市场上FPGA产品的主流。2.应用领域非常广泛。 Cyclone系列FPGA的应用主要是终端市场，例如消费类电子、电脑、工业和汽车等领域。3.开发设计周期短。Cyclone系列FPGA完全支持Altera的Nios系列嵌入式处理器，它的IP资源可以用于cyclone系列FPGA的开发。设计者只需下载Altera提供的完全免费的Quartus网路版开发软体就可以马上进行Cyclone系列FPGA的设计和开发。4.2.2 晶片的特性分析 Cyclone器件的特性见表4-1所示 表4-1 Cyclone系列FPGA的特性特性说明 成本优化架构具有20060个逻辑单元
28、，容量是一般低成本FPGA的四倍之多，能够实现复杂的应用 嵌入式记忆体Cyclone器件提供了288位的存储容量，可以用来支持多种操作模式，包括RAM、ROM、FIFO以及单口和双口模式 外部记忆体介面Cyclone器件具有高级外部记忆体介面，允许设计者将外部单倍数据率（SDR）SDRAM，双倍数据率（DDR）、SDRAM和 DDR FCRAM 器件集成到复杂系统设计中，而不会降低数据访问的性能。直接LVDS I/OCyclone具有129个相容LVDS（低压信号传输）的通道，每个通道数据率高达640Mbps支持单端I/OCyclone器件支持各种单端I/O介面标准，如3.3-V、 2.5-V
29、、 1.8-V、LVTTL、LVCMOS、SSTL和 PCI 标准，满足当前系统需求。时钟管理电路Cyclone器件具有两个可编程锁相环（PLL）和八个全局时钟线，提供健全的时钟管理和频率合成功能，实现最大的系统性能。Cyclone PLL具有多种高级功能，如频率合成、可编程相移、可编程延迟和外部时钟输出。这些功能允许设计者管理内部和外部系统时序。介面和协议支持例如PCI（局部汇流排的标准）等串行、汇流排和网路介面，可以访问外部记忆体件和多种通信协议 Cyclone器件各型号的特性表如表4-2所示 表4-2 Cyclone系列FPGA各型号的特性特性EP1C3EP1C4EP1C6EP1C12E
30、P1C20逻辑单元LE2910400059801206020060M4K RAM1317205264锁相环12222最大用户I/O104301185249301Cyclone系列器件的基本结构如图4-2所示，主要由逻辑阵列模组(LAB)、多通道互连、嵌入式记忆体、全局时钟网路和锁相环(PLL)、DSP模组、I/O单元(IOE)组成。下面就各个部分作详细介绍。 图4-2 Cyclone系列器件的基本结构图1.逻辑阵列模组cyclone系列的每个逻辑阵列模组(LAB)由10个逻辑单元（LE）、LE 排列进位链、LAB控制信号、局部互联、查找表(LUT) 链和寄存器链连接线组成。局部互联负责在本LA
31、B中的各个LE间传递数据。查找表（LUT）链负责快速有序的传送一个LE的输出到同一个LAB中临近的LE的LUT，实现较广的组合逻辑功能。寄存器链负责把一个LE的寄存器的输出传送给同一个LAB中临近的LE的寄存器，以此实现移位寄存器。其中，Cyclone系列的LE只有两种工作模式:正常模式和动态算术模式。相邻的LAB、PLL、M4K存储单元也可以通过它左右的直连链路来使用LAB中的局部互联。Cyclone系列逻辑阵列模组(LAB)的结构示意图如图4-3所示2.嵌入式记忆体cyclone系列的嵌入式记忆体为4Kb的RAM，具有以下几个特点:1）工作频率很高，为200MHz;2）具有位元组使能控制端
32、口;3）位检验方式;4）混合时钟模式;5）能工作在真正的双端口记忆体模式下，即RAM的两端均能够读写;6）能够作为简单双端口记忆体使用，即一个端口只读而另一端口只写;7）可以作为移位寄存器、FIFO缓冲器和ROM来使用。3.多通道互连在cyclone结构中，逻辑单元LE、M4K RAM以及I/O引脚的连接是经过多通道的互连而得以实现。多通道互连涵盖了:1)行连线R4，即跨度为4个LAB宽度的横向连线;2)列连线C4，即跨度为4个LAB宽度的纵向连线;3）在LAB和邻近模组之间的直接链路连线;4）在LAB内部的查找表链连线和触发器链连线。4.全局时钟网路和锁相环cyclone系列全局时钟网路由8
33、根全局时钟信号线构成，通过专用时钟引脚CLK0CLK3、复用时钟引脚DPCLK0DPCLK7、锁相环PLL或内部逻辑驱动。Cyclone系列除了 EP1C3型只有1个PLL外，其他都具有2个PLL。PLL由全局时钟CLK0CLK3驱动，CLK0和CLK1作为PLL1的两个可选时钟输入，也可以作为一对差分LVDS的时钟输入。其中，CLK0为正极(LVDSCLK1P)输入，CLK1为负极(LVDSCLK1n)输入。CLK2和CLK3作为PLL2的两个可选时钟输入，也可以作为一对差分LVDS的时钟输入。PLL的输出可以驱动全局时钟网路中的两根时钟信号线和一个I/O引脚。5.I/O单元Cyclone系
34、列I/O单元(IOE)由一个双向I/O缓冲器3个触发器组成。其中，3个触发器分别为输入触发器、输出触发器和输出使能触发器，如图4-4所示。cyclone系列器件IOE支持单端口差分I/O标准;与PCI汇流排相容;支持JTAG、边界扫描测试;具有可控驱动电流强度、可控翻转摆率以及可控漏极开路输出的功能;拥有三态缓冲器和汇流排保持电路;在用户模式下，能对其上拉电阻以及输入/输出时延进行编程。4.3 FPGA晶片配置FPGA器件是基于SRAM结构的，由于SRAM具有易失性，每次加电时，配置数据都必须重新构造。Altera的FPGA器件主要由两类配置方式：主动配置方式和被动配置方式。根据配置数据线的宽
35、度，将配置分为串行配置和并行配置。Altera的FPGA配置方式其实有很多，如表4-3所示，这些配置模式通过FPGA器件上的两个模式选择引脚MSEL1和MSEL0上设定不同的电平组合来决定。 表4-3 Altera的FPGA器件配置方式方式说明PS（Passive Serial）模式被动串行，通过增强型配置器件（如EPC16、EPC8、EPC4）或普通配置晶片（EPC1441、EPC1 、EPC2）配置AS（Active Serial）主动串行，使用串行配置器件（如EPCS1、EPCS4、EPCS16）进行配置FPP（Fast Passive Parallel）快速被动并行，使用增强型配置器件
36、或并行同步微处理器介面进行配置AP（Active Parallel）主动并行，一个新的配置方式，Cyclone器件采用 PPS（Passive Parallel Synchronous）被动并行同步，使用并行同步微处理器介面进行配置PPA（Passive Parallel Asynchronous）被动并行同步，使用并行非同步微处理器介面进行配置JTAG模式使用下载电缆通过JTAG介面进行配置Cyclone系列FPGA-EP1C3T144C8晶片主要由三类配置下载方式：主动配置方式（AS）和被动配置方式（PS）以及最常用的JTAG配置方式。AS方式由FPGA器件引导配置过程，它控制着外部记忆体
37、和初始化过程；PS方式由外部电脑或控制器控制配置过程;JTAG是一种测试介面。Cyclone配置方式如表4-4所示 表4-4 cyclone器件的配置方式配置方式特点模式选择引脚设定JTAG模式使用下载电缆；或使用微处理器；可使用signalTap嵌入式逻辑分析仪MSEL1=0、MSEL0=1PS模式使用增强型EPC配置器件（EPC4,EPC8,EPC16）；使用EPC配置器件（EPC1,EPC2）MSEL1=0、MSEL0=1AS模式使用串行配置器件（EPCS1,EPCS4,EPCS16,EPCS64）MSEL1=0、MSEL0=04.3.1 AS配置模式将cyclone系列的FPGA的MS
38、EL0和MSEL1引脚接地时，即选择了AS配置模式。在AS模式中，必须使用一个串行Flash来存储FPGA配置数据，以作为串行配置器件。带有编程介面的Cyclone器件的AS模式配置电路如图4-5所示，通过一个10针接头对EPCS器件进行编程。具体的工作过程如下：每当系统上电时，FPGA和串行配置器件都进入上电复位周期，此时FPGA就将nSTATUS信号和CONF_DONE信号驱动为低电平，表示此时FPGA没有完成配置。上电复位周期大约为100ms，然后FPGA释放nSTATUS信号并进入配置模式，这时FPGA将nCSO信号驱动为低电平以使能串行配置器件。FPGA内置的振荡器产生串行时钟DCL
39、K，ASDO引脚发送控制信号，DATA0引脚串行传输配置数据。串行配置器件在DCLK的上升沿锁存输入的信号，在DCLK下降沿驱动配置数据；FPGA在DCLK的上升沿锁存配置数据，在DCLK下降沿驱动控制信号。当配置完成后，FPGA释放CONF_DONE信号，外部电路将其拉为高电平，FPGA开始初始化。4.3.2 PS配置模式将cyclone系列的FPGA的MSEL0接电源，MSEL1引脚接地时，即选择了PS模式。PS模式是由EPC配置器件或者外部电脑控制配置过程。在PS配置期间，配置数据从外部储存（串行配置）器件，通过DATA0引脚串行输入到cyclone器件中，配置数据在DCLK时钟信号的每
40、个上升沿锁存，1个时钟周期传送1位数据 。4.3.3 JTAG配置模式JTAG介面是一个业界标准，主要用于晶片测试等功能，使用IEEEStd1149.1联合边界扫描介面引脚，支持 JAM STAPL标准，可以使用Altera下载电缆或主控器来完成。JTAG配置模式具有其他配置模式更高的优先顺序，在EP1C3T144C8晶片的非JTAG配置过程中，一旦发气JTAG配置命令，则非JTAG配置被终止，进入JTAG配置模式。Cyclone器件有四个专用的JTAG引脚：TDI、TDO、TMS和TCK。TDI引脚用于配置数据串行输入，数据在TCK上升沿移入FPGA；TDO用于配置数据串行输出，数据在TCK
41、的下降沿移出FPGA；TMS提供控制信号，用于测试访问TAP端口控制器的状态机转移；TCK提供时钟信号。FPGA配置完成后，MAX+Plus软体将对其进行验证，其方式是检测CONF_DONE信号，如果CONF_DONE是高电平，则表示配置成功，否则配置失败。EP1C3T144C8在正常工作时，其配置数据是存在SRAM中的，加电时需要重新下载。本设计逻辑分析仪采用了JTAG和AS配置方式，调试阶段采用JTAG方式，AS方式在整个系统调试好以后将逻辑分析仪功能程式下载到外部配置晶片EPCS1内部，每次上电以后FPGA晶片将会自动读取配置晶片内的程式运行。4.4 虚拟逻辑分析仪硬体总体方案设计虚拟逻辑分析仪整体硬体设计的结构图如4-7所示。逻辑分析仪由核心部件FPGA(EPIC3T144C8)、配置电路、电源电路、复位电路、时钟电路、JTAG介面电路、AS介面电路、信号输入、USB晶片介面电路组成，逻辑分析仪的原理图见附录一所示，电路主要晶片是FPGA晶片EPIC3T144CS和USB晶片CY7C68013(此内容在后面章节中会详细阐述)，周边均是围绕EPIC3T144CS设计的周边电路和CY7C68013介面电路。