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1、第一章 “VLS工设计基础概述”复习题与思考题 1.为什么CMOS ( 含BiCMOS)工艺成为VLSI主流工艺？其最大特点是什么？ 在微电了技术领域，集成电路的制造有两个主要的实现技术：双极技术与MOS技术。CMOS 以其 结构简单，集成度高，耗散功率小等优点，成为当今VLSI制造的主流技术。其最大特点是耗散功率 小。 2.双极工艺还有用武之地吗？ 双极技术是以NPN与PNP晶体管为基木元件，融合其他的集成元件构造集成电路的技术方法。双 极器件以其速度高和驱动能力大，高频、低噪声等优良特性，在集成电路的设计制造领域，尤其是模 拟集成电路的设计制造领域，占有一席之地。但双极器件的耗散功率比较大
2、，限制了它在VLSI系统 中的应用。 3.以你的体会，你认为集成电路设计师应具备哪些基本技术基础？ 设计者必须具备下列的技术基础：电路与逻辑没计技术基础，器件与工艺技术基础，版图设计技术 基础和集成电路计算机辅助设计技术基础。除此之外，设计者还应具备对电路、逻辑、器件、工艺和 版图的分析能力。 4.简要说明描述集成电路技术水平5大指标的含义。 当前国内和国际上集成电路产业在特征尺寸及晶 园尺寸方面各达到什么水平？ 集成度是以一个IC芯片所包含的元件 ( 晶体管或门 / 数) 来衡呈，特征尺寸特征尺寸定义为器件中 最小线条宽度 ( 对MOS器件而言，通常指器件栅电极所决定的沟道长度的儿何长度)
3、，芯片 面积大小， 晶片直径大小，封装引脚数多少。 国内：0.25 P m, 8 英寸(20cm),国际：0.13 U m, 12 英寸(30cm)。 5.微米级、亚微米级、深亚微米级各指什么尺寸，举例说明之。 微米级(micro-M) (3um 2 u m 1985 年 、1.5 um、1 u m 1989 年) 、 亚微米级(submicro-SM) (0.7 Um、0.5 Um 1993 年) 发展到 深亚微米(deep submicro-DSM) (0.35 u m 1997 年 、0.25 u m、0.18 u m 2001 年 、0.13 u m), 超深亚 微米或亚0.1 M m
4、 2005 年(very deep submicro-VDSM ) 。 6.简要说明深亚微米电路设计对设计流程的影响。 在深亚微米级电路设计中的一个突出刃盾是时序问题。到了深亚微米水平，互连线的延迟将超过 门延迟。要求在逻辑设计过程中引入物理设计阶段的数据；如何把布局布线工具、寄生参数提取工具 的时序分析统计工具集成到逻辑综合中去。还有一个功耗问题必须考虑。总之是要求将前端设计和后 端设汁及测试融为一体。 7.为什么说嵌入式SoC的设计代表了高科技的设计方法和软硬件系统？ 嵌入式SoC是集系统性能于一块芯片上的系统组芯片，它通常含有一个或多个微处理器IP 核(CPU), 有时再增加一个或多个D
5、SP IP核，以及多个或几十个的外围特殊功能模块，和一定规模的存储器 ( RAM, ROM)等。针对应用所需的性能将其设计集成在芯片上，而成为系统操作芯片。芯片的规模常 常可以达到数百万门甚至上千万门以上，所以嵌入式SoC是满足应 用的系统组成的集成电路产品。嵌 入式SoC 方面要满足复杂的系统性能的需要，另一方面也 要满足市场上口新月界的对新产品的需求， 因此嵌入式SoC的设计代表了高科技的设计方法和软硬件系统 8. IP的基本定义是什么 ? IP核即知识产权产品是在集成电路设计中，IP特指可以通过知识产权贸易，在各设计公司间流通的 完成特定功能的电路模块。 9.分别说明硬IP、软IP、固I
6、P的主要特征。 硬IP，也是针对某一工艺完成的版图设计，并经过后仿真和投片验证。硬核已完成了全部的前端和 后端设计， 制造也已确定。 它的特点是灵活性最小，知识产权的保护比较简单。软IP是 包插逻辑描述、 网表和不能物理实现的用于测试的文档（test bench file ）方式存在的IP,是一段 可综合的高级语言 （用 C语言或硬件描述语言完成）源程序，用于功能仿真。 在进行电路设计时，可以改动IP的内部代码以适应不同的电路需要，或者IP本身就带有各种可设置 的参数来调整具体的功能。 固核是一种介于软核和硬核之间的IP,通常以RTL代码和对应具体工艺网表的混合形式提供。固核既 不是独立的，也
7、不是固定的，它可根据用户要求进行修改，使它适合用于某种可实现的工艺过程。固 核允许用户重新确定关键的性能参数。 10.嵌入式IP核与通用IP模块各有什么特点？ 嵌入式IP核指可编程IP模块，主要是CPU与DSP,通用模块则包括存储器、存储控制器，通用接 口电路，通用功能模块等。 IP模块的这种划分，通常是基于商业方面的考虑，按业界的一般观点，提供嵌入式IP核的 供应 商有比较大的利润空间，而且生存环境较好。 11?分别说明CPU核与DSP核，存储器核、存储控制器核，通用接口电路核，通用功能模块核各属 于哪种类型？ CPU核与DSP核，存储器核硬IP； 存储控制器核，通用接口电路核，通用功能模块
8、核- 软IP。 12.虚拟插座接口联盟想解决什么问题？ 1）从IP模块的提供者來看，问题是如何设计商用IP，如何进行恰当的描述使得既能方便使用者 进行再利用乂不暴露知识产权的秘密，以及如何对IP模块进行维护，使它适应技术的发展; 2）从IP模块的使用方面来看，问题是通过什么渠道可以找到所需要的IP模块，如何对它进行评 估，验证，如何能够购买到。如何正确使用以及许多标准化的问题. 13.什么是摩尔定律？ 集成电路的集成度大约每三年就要翻两番，集成电路的特征尺寸则是每三年以0.7的比率缩小。 14.说明如下30个英文缩写字的含义（不要求写英文全称）： MOSFET 金属氧化物 - 半导体场效应晶体
9、管 IC 集成电路 LSI 大规模集成电路 VLSI 超大规模集成电路 ULSI 特大规模集成集成电路 GSI 巨大规模集成集成电路 SDM 深亚微米 VSDM 超深亚微米 SoC 系统集成或片上系统 IP 知权模块 I/O 输入/ 输出 CPU 中央处理器 DSP 数字信号处理器 BIST 内建自测试 CMOS 互补金属 - 氧化物 - 半导体集成电路 BiCMOS 双极互补金属氧化物半导体兼容集成电路 MEMS 微机电系统 MOEMS 微光机电系统 BioMEMS 生物微机电系统 VSIA VCX CAD CAE EDA VHDL ASIC ASSP CIF PG RTL 虚拟插座接口联盟
10、 虚拟部件交易所 计算机辅助设计 计算机辅助工程 电子设计自动化 硬件描述语言面向特定应用的集成电路 标准专用电路 由美国加州工学院开发的版图交换格式 图形发生器寄存器传输级 第二章 “MOS器件与工艺基础”复习思考题 1.说明MOS器件的基本工作原理。它与BJT基本工作原理的区别是什么？ MOS器件基于表面感应的原理，是利用垂直的栅压VGS实现对水平IDS的控制。它是多子 ( 多 数 载流子 ) 器件。用跨导描述其放大能力。 双极型晶体管(BJT)是利用发射结、集电结成的体内器件，由基极电流控制集电极电流的两种载流 子均起作用的器件。用电流放大系数描述其放大能力。 2.试以栅介质和栅电极的种
11、类对MOS器件进行分类。当前VLSI MOSIC工艺的主流采用何种工艺？ 以SiO2为栅介质时，叫MOS器件，这是最常使用的器件形式。历史上也出现过以AI2O3为 栅 介质的MAS器件和以SisN4为栅介质的MNS器件，以及以SiO2+Si3N4为栅介质摸MNOS 器件，统 称为金属绝缘栅半导体器件?MIS器件。 以A1为栅电极时，称铝栅器件。以重掺杂多晶硅(Poly-Si)为栅电极时，称硅栅器件。它是当前 MOS器件的主流器件。 3 ?为什么说硅栅工艺优于铝栅工艺？ 硅栅工艺是利用重掺杂的多晶硅来代替铝做为MOS管的栅电极，使MOS电路特性得到很大改善， 它使|VTI?|T 降1? 1V,也
12、容易获得合适的VTN值并能提高开关速度和集成度。硅栅丄艺具有自对准作 用，这是由于硅具有耐高温的性质。栅电极，更确切的说是在栅电极下而的介质层，是限定源、漏扩 散区边界的扩散掩膜，使栅区与源、漏交迭的密勒电容大大减小，也使其它寄生电容减小，使器件的 频率特性得到提高。另外，在源、漏扩散Z前进行栅氧化，也意味着可得到浅结。铝栅工艺为了保证 栅金屈与漏极铝引线之间看一定的间隔，要求漏扩散区面积要大些。而在硅栅工艺中覆盖源漏极的铝 引线可重迭到栅区，这是因为有一绝缘层将栅区与源漏极引线隔开，从而可使结面积减少30%-40%o 硅栅工艺还可提高集成度，这不仅是因为扩散自对准作用可使单元面积大为缩小，而
13、且因为硅栅工艺 可以使用“二层半布线”即一层铝布线, 一层重掺杂多晶硅布线，一层重掺杂的扩散层布线。由于在 制作扩散层时，多品硅要起掩膜作 用，所以扩散层不能与多晶硅层交叉，故称为两层半布线. 铝栅工艺只有两层布线：一层铝布线，一层 扩散层布线。硅栅工艺由于有两层半布线，既可使芯片面积比铝栅缩小50%又可增加 布线灵活性。 当然，硅栅工艺较之铝栅工艺复杂得多，需增加多晶硅淀积、等离子刻蚀工序，而且由于表面层 次多，台阶比较高， 表面断铝， 增加了光刻的困难， 所以又发展了以Si3N4作掩膜的局部氧化LOCOS （Local Oxidation Isolation for MOSIC ）工艺，或
14、称等平面硅栅工艺。 4.扩散条、重掺杂多晶硅和金属布线的性能区别。 扩散条连线由于其电容较大，漏电流也较大，所以尽量少用，一般是将相应管了的源或漏区加以延 伸而成。扩散条也用于短连线，注意扩散条不能跨越多晶硅层，有时把这层连线称为“半层布线”。 因硼扩散薄层电阻为30?120Q/口，比磷扩散的R大得多，所以硼扩散连线引入的分布电阻更为可 观，扩散连线的寄牛电阻将影响输出电平是否合乎规范值，同时也因加大了充放电的串联电阻而使工 作速度下降 . 因此，在CMOS电路中，当使用硼扩散条做连线用时要考虑到这一点。详见下表。 ? mum 单兀抓朴 图5-2 标准单兀示意图 多晶砂 严陥离环 地线 僧线
15、I/O管腿，在部分利用时，空余的管腿不予连接。但在标准单元法中，是根据设计需要而设置I/O管 腿数，因而没有空余的I/O管腿。 (4)门阵列基片已完成了连线以外的所有加工工序，完成逻辑时需要单独设计的掩膜版只有2?4 块；但对标准单元法则不同，由于所调用的单元不同，布局的结果不同，布线结果不同，布线通道间 距不同，因而需要设计所有层次的掩膜版。 15.标准单元法与门阵列法相比较，有哪些优点和缺点？ 标准单元法与门阵列法比较有明显的优点： (1)芯片面积的利用率比门阵列法要高。芯片中没有无用的单元，也没有无用的晶体管。 (2)可以保证100%的连线布通率。 (3)单元可以根据设计要求临时加以特殊
16、设计并加入库内，因而可以得到较佳的电路性能。 (4)可以与全定制设计法相结合。在芯片内放入经编译得到的宏单元或人工设计的功能块。标准单 元法也存在缺点和问题： (1)原始投资大。单元库的开发需要投入大量的人力物力；当工艺变化时，单元的修改工作需 要付出相当大的代价。 因而如何建立一个在比饺长的时间内能适应技术发展的单元库是一个突出问题。 (2)成本较高。由于掩膜版需要全部定制，芯片的加丄也要经过全过程，因而成本较高。因此 只有芯片产量达到某一定额( 几万至十几万 ) ，其成本才可接受。 16.在进行小批量生产和使用的ASIC时，在PLD、LCA(FPGA) 门阵列和标准单元IC中如 何进 行选
17、择？ 首先要看哪种方法能满足你所设计产品的集成度要求，其次是比较其性能指标- 工作速度、功耗和 芯片面积，最后分析需要付出的代价。 从工作速度角度看，标准单元IC的速度在4者中属最快的 ( 当然它比不上全定制的IC),门阵 列1C 速度要低些，因为它内部单元中的晶体管尺寸都相同。 PLD和LCA(FPGA)祁比上两种更慢 ( 如果釆用相同的工艺技术的话) ，因为它们有着由于电编程结 构所带来的附加内连延迟，特别是LCA(FPGA),其附加延迟更加严重；但是随着工艺技术的改进，可 编程IC的速度己有明显提高。PLD的集成度冃前还较低，而LCA(FPGA)的集成度已可与门阵列、 标准单元IC相比。
18、 冃前PLD和LCA的价格较高，因而在大量牛产时，往往由于成木的原因，将PLD和LCA 转换 成相应的门阵列；或由于性能的要求。将其转换成相应的标准单元甚至再次设计成全定制电路。当所 需逻辑电路的且年使用量在1万块以下 ( 集成度较高时 ) 或10万块以下 ( 集成度较低时) ，使用FPGA 为适宜。利用FPGA代替门阵列或标准单元可大大降低成本。 第六章微处理器思考题( 最低要求 ) 1.简述CPU和MPU的区别。 计算机中的一个核心部件CPU称为中央处理单元(Central Processing Unit)。过去的CPU由多 个小 规模或屮规模集成电路块组成。随着大规模集成电路技术的开发和
19、成熟，CPU可以用一块 大规模集成 电路来实现，这种置于一块芯片( 单片J上的中央处理器被称为微处理器(microprocessor)或微处理单 元MPU (microprocessing unit)。 2.微处理器主要用那个指标做为划分标准？其内部结构由哪几部分构成？ 微处理器是采用LSI / VLSI / ULSI技术在一片或儿个芯片上制成的计算机中央处理单元。其主要的 划分标准为字长，有1位、4位、8位、16位、32位和64位微处理器。微处理器的内部结构主要包 括数据通路、控制通路和总线接口。数据通路为进行算术/ 逻辑运算的运算器，有存放操作数和屮间 结果的寄存器堆和移位器等。控制通路包
20、括指令寄存器、指令译码器和控制电路。总线接口部分包括 数据总线和地址总线的缓冲器等。 3.微处理器本身是一台完整的计算机吗？ 微处理器本身不是一台完整的计算机，但它是微型计算机的心脏。它的任务是完成指令所要求的运算 功能和控制功能，所以它是运算单元和控制单元的总称。完整的计算机还应包括内存储器、外存储器、 输入输岀设备组成。当然微型计算机还需要有内置电源、时钟电路和键盘、显示器及打印机等外部设 备。 4.微型计算机中的信息流有几类？ 微型计算机中的信息流有3类，见图4。 1) .指令流。图中以粗实线表示。指令流是将存在内存储器中的程序指令逐条送到控制器中。 2) .控制流。图中以虚线表示。控制
21、器根据対指令分析的结果，向运算器、内存储器和输入输出设备 发出运算命令、存取数据命令或输入输出命令。 3) .数据流。图中以实线表示。分别表示从输入设备中将数据读入内存，从内存中将数据送到运算器， 将运算结果送回内存，通过输岀设备输出结果。 运算步骤 图4 微型i十算机中的信息流 5.什么叫精简指令微处理器(RISCMPU)? 粘简指令微处理器(Reduction Instruction Set Computer IC, RISC MPU)有别于CISC(Complex Instruction Set Computer)微处理器 ( 如80386、68030 的另一类微处理器。顾名思义，其最主
22、要的特点 是指令系统简单，仅包括一些最常使用的指令，删除了一些复杂指令，并且指令格式固定，大多数指 令都能在一个周期内完成。为了改善机器性能，其控制器采用随机逻辑，不用或少用微码。片内有较 多寄存器，从而仅有Load/Store指令可访问内存。采用流水线技术，可同时处理多条指令。尽管对于 一个给定的算法，RISC机器必须执行的指令数比CISC机器多20-40%,但由于RISC机的指令执行速 度比CISC机快3?6倍，因而总的执行时间比CISC快2? 5倍。采用RISC技术的CPU芯片，其晶 体管数要比同等功能的CISC CPU芯片少得多。如初期的RISC芯片其晶体管数在5万?10万，其性 能与
23、近30万晶体管数的CISC芯片相当。RISC CPU芯片广泛应用于工作站及各种专用控制器( 如激光 打印机 ) 。常用的RISC芯片有SUN公司 的Spare及MIPS公司的R3000等。 6.微处理器的硬件结构由几部分构成？ 微处理器由两部分构成。一是运算单元，进行算术/ 逻辑运算及逻辑判断；另一是控制单元，对指 令的读取和指令的执行实行控制。简单的MPU结构框图如图5所示。从图中可以看出，运算单元包 括算术逻辑单元ALU (arithmetic logic unit).暂时保存数据信息的通用寄存器Rn (general register)保存 运算结果和指示执彳亍状态的状态寄存器SR (s
24、tate register)o 内靓总线 凉制申元 (CV)运再耶元 IKXU) 图 5 简单的 M PU 结构框图 控制单元包括：程序计数器PC (program counter),它也是种寄存器，负责存放下一条要执行的地 址；指令寄存器IR (instruction register),用于存放从存储器读出的指令；指令译码器DEC (instruction decoder),用来解释指令并给各执行部件发出相应的命令。此外还有时钟发生器、中断控制 电路等。有的微处理器中还包含高速缓冲存储器(cache),这在图中没有标出。 7. MPU中连接各部件的内部总线有几种？各起什么作用？ MPU中连
25、接各部件的公共线称为内部总线(internal bus),各部件间的信息都通过内部总线传送。根 据传送的内容，内部总线可分为数据总线、地址总线和控制总线。数据总线用于传送数据信息，数据 总线的宽度与计算机的字长相同，如16位的MPU芯片，数据总线的宽度也是16 位。地址总线用以传 送地址信息，地址总线的宽度反映计算机中存储器的容量，例如MPU的 地址总线宽度为20位，则可 寻找的内存单元数为220,因此就可以对高达1兆位的存储器单元进行寻址。控制总线用以传送控制信 号以协调各部件间的操作。 8.用哪些指标衡量微处理器硬件的性能？ 衡量微处理器硕件性能的主要指标如下： (1)字长。微处理器能直接
26、处理的二进制字的位数。微处理器的字长有4位、8位、16位、32位 和64 位。字长越长，运算精度就越高，处理能力也越强。 时钟频率 ( 或称主频 ) 。微处理器的工作时钟频率，在很大程度上决定了微处理器的运算速度。主频 越高，微处理器的运算速度会越快。先进的微处理器芯片的时钟频串已高达1.5 GHzo (3)运算速度。指微处理器每秒能执行多少条指令。 (4)功耗。随着便携式计算机( 如移动型、膝上型、超轻型、掌上型) 的出现，降低功耗的要求越来越 高。譬如要求不接外加电源时利用内置电池仍能较长时间维持工作。 9.什么是全加器？它是如何工作的？ 算术逻辑单元ALU是进行各种基本运算的部件，包括加
27、、减等算术运算，与、或等逻辑运算以及 移位运算，其中最主要的是加法。当两个输入的二进制数相加时，考虑到有进位的加法器称为全加器。 二进制全加器的真值表如表1所示。表屮和 S是全加器第i位的输入值，Ci是前一位的进位值， 若进位产生信号 ( 让) 为1,则输出节点放电诺进位输出信号Q+ bj为, 则前级的进位会耦合到输出节点。 C将根据Ci、G,和P,的状态相应地变成低电平或保持高电平( 在这个电路中 , 实际上传送 的是GT。 12.说明微处理器中堆栈的工作原理。 堆栈是微处理器中的另一个重要的存储单元，它采用先进后出的存储和移位结构，一位堆栈的基本 结构如图下所示。 在微处理器屮，对堆栈的基
28、木操作是压栈操作(PUSH)和弹出操作(POP)。圧栈操作是将数据存入堆 栈，并口每进行一个数据的压栈操作，前一次压入的数据往堆栈内部递进一位。弹岀操作是将原先存 入堆栈的数据取出，但每次弹出的数据是在堆栈中最靠近入口的数据，即后进先出。从图可以看岀， 堆栈是两个简单移位寄存器的重叠结构，其中一个是左进右岀，另一个是右进左出。左进右出的移位 寄存器是Ml-倒相器1 - M6 - 倒相器2 - M3 - 倒相器3 - M8 - 倒相器4 -。右进左出的移位寄存器 是倒相器4 - M4 一倒相器3 - M7 - 倒相器2 - M2 一倒相器1 - M5o数据出入堆栈的过程实际上是 进行的数据的左右
29、移位。 堆栈的工作分为压栈，保持、弹岀三种情况。 控制信号SHR和TRR有效时，在1、2的控制下进行数据的压栈操作。在图所示结构中, 数据 通过Ml被压入堆栈。 当TRR和TRL有效时，在61和2的作用下，数据是在由两级移位寄存器首尾相接的闭环中移 动。在图中画有两个保持数据的闭环；倒相器1-M6-倒相器2-M2,倒相器3-M8 一倒相器4-M4。在控 制信号SHL和TRL有效时，在如、的控制下进行数据的弹出操作, 数据经M5弹出。 将多组这样的一位堆栈组织在一起，可以实现所需要字宽的堆栈。 Bus SHR % TRL % SHR% TRL % 丄丄丄丄 一位堆栈结构 第 7 章“集成电路的测
30、试与封装” 思考题 ( 最低要求 ) 1.集成电路测试的目的是什么？ 集成电路测试的目的在于可以直观地检查设计的具体电路是否能像设计者要求的那样正确的工 作。测试的另一个目的是希望通过测试确定电路失效的原因以及失效所发生的具体部位, 以便改进设计 和修正错误。集成电路是一种复杂的功能器件，在开发和生产过程中出现一些错误和缺陷是不可避免 的。测试的主要目的就是在生产中将合格的芯片与不合格的芯片区分开，保证产品的质量与可靠性。 此外需要通过测试対产品的质量与可靠性加以监控。 2.在集成电路产品生产的不同阶段，测试大致可以分为几种类型？ 根据集成电路产品生产所处的不同阶段与不同目的，测试大致可以分为
31、3种类型； 在产品的研发阶段，为了检测设计错误而进行的测试( 设计错误测试 ) ； 在芯片生产阶段，为了检测产品是否具有正确的逻辑操作和正确的功能而进行的测试( 功能测 试) ； 在产品出厂前，为了保证产品的质量与可靠性，需要进行的各种测试( 产品测试 ) 。 3.设计错误测试的目的是什么？ 设计错误测试的主要目的是发现并定位设汁错误，从而达到修改设计最终消除设计错误的目的。设 计错误的主要特点是同一设计在制造后的所有芯片中都存在同样的错误，这是区分设计错误与制造缺 陷的主要依据。在输入测试向量后，从输出的错误类型可以大致定位设计错误，但还需要花很大的努 力才能精确地确定错误发生的位置。某些情
32、况下，为修改设计错误而反复设计与制造的代价 ( 时间与费 用) 几乎与初始设计一样大。因此，一方面设计者在设计阶段应认真做好仿真模拟工作，确保设计一次 成功；另一方面，在设计时要考虑芯片制造后的测试问题, 万一在测试时发现存在设计错误，要做到能 尽快定位错误的位 . 置。为此，有时在第一版的设计中，增加一些测试分析用的电路与输入输出引脚， 便于在设计出现错误的情况下进行分析与定位，节约设计反复所用的时间。 4.说明集成电路功能测试的作用。 这里所说的功能测试主要是针对制造过程中可能引起电路功能不正确而进行的测试。与设计错误相 比，这种错误的出现具有随机性。测试的主要目的不是定位和分析错误，而是
33、判断芯片上是否存在错 误，即区分合格的芯片与不合格的芯片。功能测试是要判断集成电路在各种可能的输入激励信号下是 否正确工作。我们可以设计一个测试向量序列，使得电路的输出在输入这一测试向量序列后与预期值 不一样，从而发现制造造成的故障。要做到这一点，需要知道数字电路中有哪些可能的故障。 5.什么是固定值故P$(stuck-at-fault濮型？ 对于一个集成电路来说，尽管物理上会有很多类型的故障发生，但这些故障反映在数字电平上就是 没有按照预期从1变为0或从0变为lo这叫做固定值故P$(stuck-at-fault)模型。如有一个逻辑门，其 输出由于工艺上的某种原因，造成电平始终固定为1状态，它
34、不随输入端的信号变化而改变，这就称 为具有固定1故障。如输岀始终处于逻辑0状态，就是具有固定0故障。固定值故障可能在一块集成 电路中的任何一个节点发生。如果集成电路中有n个节点，就有” 个可能的故障 ( 每个节点有可能固定 0或固定1),设计者应生成一个相对短的测试向量集，尽可能多地显示出这些故障。 6.什么是可测性设计？ 可测性设计DFT(design for testability)是要在原有的设计中加一些额外的电路模块来实现自动测试。 最常用的方法是扫描路径(scan path)法和内建自测试BIST(built in self ? tes()法。扌rl描路径 法可以用 于测试含有组合逻
35、辑和时序逻辑的集成电路的任何部分。BIST最通常的形式是，将正常电路中的触发 器重新连接成一个准随机测试向量发生器、一个响应累加器或一条扫描路径，再外加一些额外的测试 电路，称为内建逻辑模块观测器BILBO(built-in logic-block observer)o在 测试模式下，它可以自动地实现测试，并给岀一个二进制的输出信号，如果所有的电路功能正确，输 出为正确值，否则为错误值。 7.产品质量和产品可靠性有何区别？ 产品质量的好与坏是対电路能否在初期满足规范要求的一种结论，可靠性是対电路能否长期满足规 范要求的一种指标。通常，测试产品时采用比规范要求更严格的测试条件，这是为了尽量消除任
36、何可 能导致初期失效或长期失效的那些电路。此外，还可以対通过第一轮测试的器件再作进一步的测试并 监控其结果，第一轮测试的结果可以用来修正初始的筛选要求，在设法提高成品率的同时仍能保证规 定的质量和可靠性要求。 &从质量和可靠性的要求出发，对集成电路的测试可以分为几类？ 从质量和可靠性的要求岀发，对集成电路的测试可以分为两类：电学测试和环境测试。电学测试的 内容包括直流、交流和瞬态性能。环境测试是测位电路在较宽的环境变量范围内，如温度、湿度、振 动和机械拉力等变化时所造成的影响。产甜的测试有多种。有些测试是毁坏性的, 只能在样品上进行， 做过这些测试的样詁就不能再进入产站系；有一些测试虽然是非毁
37、坏性的, 但由于时间费用的原因也 只能在样品系上做，做过这些测试的样胡还可以进入产胡系。这两类测试都是针对样詁系进行，因此 称为抽样测试。抽样可以按生产的批次每次进行，也可以定期进行。另 - 种是对每个器件都要按正常 的生产流程进行测试的，称为筛选测试。 9.说明图4所示浴盆曲线的含义。 典型的集成电路产品失效率遵循图4所示的曲线，初期的高失效率是由于潜在的制造缺陷。这种失 效率可以通过严格的测试而大幅度降低，然而这种测试成本很高，因此要在测试成本和保修代价之间 加以平衡。测试的要求依赖于器件的用途，如果一种ASIC将用于卫星，则必须对其作大量全面严格 的测试，因为其保修的代价会非常高，这与普
38、通的商用产品完全不一样。失效率曲线乎坦部分是正常 的产品牛命周期，在这段时间内，失效率是很低的（假如设计木身没有问题）。最后阶段是产品牛命 末期，这时产品已经无法再用了。 10.器件的失效可以分为几大类？ 器件的失效可以分为4大类：设计失效、工艺失效、封装失效和测试失效。设计失效是由于电路设 计或釆用的工艺参数处于临界状态而造成的。消除这种失效的惟一办法是在最恶劣的条件下（如高温、 低电源电圧等）进行筛选，或重新设计电路，或在更稳定的工艺下制造该电路。工艺失效是市于圆片 制造过程屮的缺陷造成。这可能是氧化层中的针孔，或市于掩模上存在灰尘斑点；或金属可能有划痕、 缝隙及短路；也可能在压焊块上有污
39、染物或钝化物。封装相关的失效是rti于将一个原本是好的管芯装 入管壳里的过程中所造成的缺陷。这包括连线问题、管芯粘贴不牢或管壳的机械性能不好等。测试失 效是由于没有正确地进行测试或没有足够的保护余量而造成的。 n?对封装提出那些方面的要求？ 对封装的要求有以下儿个方而： （1）对芯片起到保护作用，封装后使芯片不受外界因素的影响而损坏，不因外部条件变化而影响 芯片的正常工作； （2）封装后芯片通过外引岀线（或称引脚）与外部系统有方便和可靠的电连接； （3）将芯片在工作中产生的热能通过封装外壳散播出去，从而保证芯片温度保持在最高额度之 下； （4）使芯片与外部系统实现可靠的信号传输，保持信号的完整
40、性。 除上述基本要求外，还希望封装为使用和测试提供标准的引脚节距，希望封装材料能与系统（如 PCB板）所使用的材料在热膨胀系数上相匹配或进行补偿等。 12.通孔插入式封装（through-hole package ）有几种形式？ DIP是20世纪70年代出现的通孔插入式封装形式。它能适应当时多数集成电路工作频率的要求， 制造成本较低，较易实现封装自动化印测试自动化，因而在相当一段时间内在集成电路封装中占有主 导地位。但DIP的引脚节距较大（为2.54mm）,并占用PCB板较多的空间，为此岀现了SHDIP和 SKDIP等改进形式，它们在减小引脚节距和缩小体积方面作了不少改进，但DIP最大引脚数难
41、以提高 （最大引脚数为64条）且采用通孔插入方式，因而使它的应用受到很大限制。为突破引脚数的限制， 20世纪80年代开发了PGA封装，虽然它的引脚节距仍维持在2.54mm或1.77mm,但由于采用底面引 出方式，因而引脚数可高达500条?600条。 英文缩 写 英文全称中文名 DIPDual in-line package双列直插式封装 SKDIPSkinny DIP宽度变窄型双列直插式封装 SHDIPShrink DIP长度缩小型双列直插式封装 SIPSingle in-line package单列直插式封装 ZIPZigzag in-line package 单边交错直插式封装 PGAPi
42、n grid array 针栅阵列式封装 13.表面安装式封装（surface mounted package）有几种形式？ 随着表面安装技术（surface mounted technology ）-SMT的出现，DIP封装的数量逐渐下降，表面 安装技术可节省空间，提高性能，且可放置在印刷电路板的上下两面上。SOP应运而生，它的引脚从 两边引出，且为扁平封装，引脚可直接焊接在PCB板上，也不再需要插座。它的引脚节距也从DIP 的2.54 mm减小到1.77mm。后来有SSOP和TSOP改进型的岀现，但引脚数仍受到限制。QFP也是 扁平封装，但它们的引脚是从四边引出，且为水平直线，其电感较小，
43、可工作在较高频率。引脚节距 进一步降低到1.00mm,以至0.65 mm和0.5 mm,引脚数可达500条, 因而这种封装形式受到广泛欢迎。 但在管脚数要求不高的情况下，SOP以及它的变形SOJ（J型 引脚）仍是优先选用的封装形式，也是 目前生产最多的一种封装形式。 英文缩写英文全称中文名 SOPsmall outline package小外型封装 SOJJ-lead SOPJ型引线小外型封装 SSOPshrink SOP长度缩小型小外型封装 TSOPthin SOP薄型小外型封装 QFPquad flat package 四边出脚扁平對 - 装 TQFPthin QFP薄型四边出脚扁平封装
44、PLCCplastic leaded chip carrier塑料J型有引线片式载体封装 LCC 或CLCCceramic leadless chip carrier陶瓷无引线片式载体封装 BGAball grid array球焊阵列式封装 TABtape automated bounding基带自动焊接式封装 CSPchip scale package芯片尺寸级封装 PLCC是一种塑料有引脚 （实际为J形引脚） 的片式载体封装 （也称四边扁平J形引脚封装QFJ （quad flat J-lead package ）,所以采用片式载体是因为有时在系统中需要更换集成电路，因而先将芯片封装 在一种
45、载体（carrier）内，然后将载体插入插座内，载体和插座通过硬接触而导通的。这样在需要时， 只要在插座上取下载体就可方便地更换另一载体。LCC称陶瓷无引脚式载体封装（实际有引脚但不伸 出。它是镶嵌在陶瓷管壳的四侧通过接触而导通）。有时也称为CLCC,但 通常不加Co在陶瓷封装的 情况下。如对载体结构和引脚形状稍加改变，载体的引脚就可直接与PCB板进行焊接而不再需要插座。 这种封装称为LDCC即陶瓷有引脚片式载体封装。 TAB封装技术是先在铜箔上涂覆一层聚酰亚胺层。然后用刻蚀方法将铜箔腐蚀出所需的引脚框架；再 在聚酰亚胺层和铜层上制作岀小孔，将金属填入铜图形的小孔内，制作出凸点（采用铜、金或線
46、等材 料）。由这些凸点与芯片上的压焊块连接起来，再市铸塑技术加以包封。它的优点是由于不存在内引 线高度问题 . 因而封装厚度很薄，此外可获得很小的引脚节距（如0.5mmn, 0.25 mm）而有1000个以 上的引脚等，但它的成本较高，因而其应用受到限制。 BGA是近10年来兴起的新型封装技术CPGA封装表明外引出脚从底部引岀比从边沿引出要优越， 因为它在不需要缩小引脚节距的条件下可大幅度增加引脚数，引脚数的增加不会引起占用PCB板面积 的增加。 CSP是近年来发展起来的一种新封装技术。CSP封装的定义为：封装周长等于或小于芯片裸片周长 的1.2倍，或者封装面积小于裸片面积的1.5倍。因而CS
47、P的封装效率（指硅片面积与封装后的总面 积之比）比QFP和BGA都要髙。CSP有一些不同的结构，如挠性基板的插入式、陶瓷刚性基板的插 入式、面阵列凸焊点式和片上引脚式（lead on chip）等。如LOC,它与以往的封装结构不同，它不再 将芯片先粘接在基板上，面是直接粘接在引脚框架上（即取消基板），这样可缩小封装侧面到芯片之 间的距离（可缩小到0.4mm?0.5 mm）。图9是LOC的结构示意图。14.什么是多芯片封装模块？ 多芯片封装模块MCM （multi chip module）是将多个裸芯片直接安装在单个载体或基板上，再通过 高导电金属将裸芯片之间连接起来，最后用铸塑或陶瓷包封技术封
48、装成一个模块（module）o 由于在 一个模块中含有多个芯片，不仅提高厂封装密度，还由于多个芯片之间的间距减小，布线密度提高， 以至整个模块的性能以及可靠性都有明显提高（这是与多个独立的单芯片封装后再在PCB板上连接起 來相比较而言）。目前MCM封装技术中有三种形式：MCM-C, MCM-L, MCM-Do MCM-C是利用陶 瓷作为衬底，釆用厚膜工艺来制作。MCM-L是以层压有机板形成基板，采用多层线路板制造工艺來 制作。MCM-D是以硅器件制造工艺为基础，通过薄膜淀积技术形成多层互连线和互连之间的多层绝 缘层。 二者相比较，MCM-D是最理想的一种，但它的成本较昂贵，因而其推广应用受到影响。此外, 裸芯 片的保存、运输以及裸芯片本身的测试还存在许多技术问题，尚有待进一步解决。