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1、基于 HDL十进制计数显示系统的设计12020 年 4 月 19 日* 大学实验报告课程名称：FPGA技术实验名称：基于原理图的十进制计数器设计姓名：*学号:*班 级：电子 1202指导教师：* 大学 * 学院制实验二 基于 HDL 十进制计数、显示系统设计文档仅供参考一、实验原理1、 实验内容： 设计具有异步复位、 同步使能的十进制计数器， 其计数结果能够经过七段数码管、 发光二极管等进行显示。2、 模块端口信号说明输入信号： Clk_50m -系统采样时钟 clk -待计数的时钟 clr -异步清零信号，当 clr=1， 输出复位为 0， 当 clr=0，正常计数 ena-使能控制信号，当
2、 ena=1， 电路正常累加计数，否则电路不工作输出信号： q6： 0-驱动数码管，显示计数值的个位 cout -1bit数据， 显示计数值向十位的进位COM-共阳级数码管 ,公共端（接地， 参考开发板原理图）3、 以自顶向下的设计思路进行模块划分：整个系统主要设计的模块是：十进制计数模块和数码管驱动模块，由于实验板的按键为实现硬件防抖，则需要将按键输入的时钟 clk， 先经过消抖模块消抖后， 再输出至后续使用 .32020 年 4 月 19 日文档仅供参考1） 十进制计数器模块设计输入 :CLK -待计数的时钟 CLR -异步清零信号， 当 CLR =1， 输出复位为 0， 当 CLR =0
3、， 正常计数 ENA-使能控制信号，当 ENA=1， 电路正常累加计数，否则电路不工作输出： SUM3:0-计数值的个位。 即， 在 CLK 上升沿检测到 SUM=9时， SUM 将被置 0， 开始新一轮的计数。COUT-计数值的十位进位， 即： 只有在时钟 CLK上升沿检测到SUM=9 时， COUT 将被置 1，其余情况下 COUT=0;在设计中能够使用 always， if-else-if 语句实现，设计中注意不要在两个以上的always 模块中对同一个变量进行赋值，否则会产生多重赋值源（multi-source ） 的问题。 2） 数码管显示驱动模块（ led.v）输入： sum3:0- 待显示的数值输出： out6:0 -驱动数码管的七位数值（注意下表中 out 的对应位）42020 年 4 月 19 日文档仅供参考这是一个组合逻辑电路，能够考虑用always， 或者 assign 语句设计。3） 消抖模块(1)按键抖动的产生原因：一般的按键所用开关为机械弹性开关，当机械触点断开、闭合时，由于机械触点的弹性作用，一个按键开关在闭合时不会马上稳定地接通，在断开时也不会一下子断开。因而在闭合及断开的瞬间均伴随有一连串的抖动，为了不产生这种现象而作的措施就是按键消抖。52020 年 4 月 19 日