第八章-EDA设计优化课件.ppt

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1、第8章 设计优化和设计方法 设计优化是可编成逻辑设计的精华所在，如何节省所占用的面积、如何提高设计的性能是可编成逻辑设计的核心，这两点往往也成为一个设计甚至项目成败的关键因素。,第八章-EDA设计优化,近年来VHDL设计方法正越来越广泛地被采用。但是VHDL设计是行为级的设计，所带来的问题是设计者的设计思考与电路结构相脱节。设计者主要是根据VHDL的语法规则 对系统目标的逻辑行为进行描述，然后通过综合工具进行电路结构的综合、编译、优化，通过仿真工具进行逻辑功能仿真和系统时延的仿真。实际设计过程中，由于每个工程师对语言规则、对电路行为的理解程度不同，每个人的编程风格不同，往往同样的系统功能，描述

2、的方式是不一样的，综合出来的电路结构更是大相径庭。因此，即使最后综合出的电路都能实现相同的逻辑功能，其电路的复杂程度和时延特性都会有很大的差别，甚至某些臃肿的电路还会产生难以预料的问题。从这个问题出发，我们就很有必要深入讨论在VHDL设计中如何简化电路结构，优化电路设计的问题。 用VHDL进行设计，其最终综合出的电路的复杂程度除取决于设计要求实现的功能的难度外，还受设计工程师对电路的描述方法和对设计的规划水平的影响。最常见的使电路复杂化的原因之一是设计中存在许多本不必要的类似LATCH的结构。而且由于这些结构通常都由大量的触发器组成，不仅使电路更复杂，工作速度降低，而且由于时序配合的原因而导致

3、不可预料的结果。例如对于同一译码电路有不同VHDL描述：,第八章-EDA设计优化,： IF INDEX00000 THEN STEPSIZE0000111; WLSIF INDEX00001 THEN STEPSIZE0001000; LSIF INDEX00010 THEN STEPSIZE0001001; ELSE STEPSIZE0000000; END IF； ：STEPSIZE0000111 WHENINDEX00000 ELSE 0001000 WHEN INDEX00001ELSE 0001001WHEN INDEX00010 ELSE 0000000; 以上两段程序描述了同一个

4、译码电路。第二段程序由于WHEN.ELSE的语句不能生成锁存器的结构且ELSE后一定要有结果，所以不会有问题，而第一个程序如果不加ELSESTEPSIZE“0000000”这句，则会生成一个含有位寄存器的结构，虽然都能实现相同的译码功能。但是电路复杂度会大增。而由于每个工程师的写作习惯不同，有的喜欢用IF.ELSE的语句，有的喜欢用WHEN.ELSE的方式，而用IF.ELSE时，如稍不注意，在描述不需要寄存器的电路时没加ELSE，则会引起电路不必要的开销。所以在VHDL设计中要慎用IF.ELSE这类能描述自身值代入的语句。,第八章-EDA设计优化,If 和case语句是VHDL里边两个非常重要

5、的语句，如何用好她们来描述逻辑电路和时序电路是学会VHDL编程重要的一步。if 和 case语句有一定的相关性，也有一定的区别。相同的地方是他们可以实现几乎一样的功能。下面主要介绍一下她们之间的区别。 If 语句每个分支之间是有优先级的，综合得到的电路是类似级联的结构。Case语句每个分支是平等的，综合得到的电路则是一个多路选择器。因此，多个if elseif语句综合得到的逻辑电路延时往往比case语句要大。一些初学者在一开始往往喜欢用if elsif语句，因为这种语法表达起来更加直接，但是在运行速度比较关键的项目中，使用case语句的效果会更好。,第八章-EDA设计优化,顺序语句“if_th

6、en_else_end if”是放在由“ process_end process”引导的语句中的。在VHDL中，所有合法的顺序语句必须放在进程语句中。这里的顺序是从仿真软件的运行和顺应VHDL语法的编程逻辑思路而言的，其相应的硬件逻辑工作方式未必如此。应该注意区分VHDL语言的软件行为与描述综合后的硬件行为的差异。 同样是a = b的赋值语句，会形成什么电路，起关键作用的是敏感信号。 a) 如果a = b是在进程之外，那么隐含的敏感信号就是b，那么，这个赋值语句就形成一条连线。 b) 如果是在一个同步进程中，如if (rising_edge(CLK) then a = b，这时候，就会形成一个

7、触发器，因为敏感信号是时钟边沿。 c) 如果敏感信号是一个电平信号，那么会形成一个锁存器。如一个不完整的if条件：if (cond = 1) then a = b; 几个简化和优化电路设计值得注意的方面： （）在用VHDL进行设计中要注意避免不必要的寄存器描述。 （）在编写程序前要先对整个设计进行较深入的了解 科学的划分设计，多设想几种方案 再进行比较 用多个较少位数的单元取代较多位数的单元。 （）在延时要求不高的情况下，可提取逻辑电路公因子 把它分解成含有中间变量的多级电路。,第八章-EDA设计优化,8.1 面积优化 EDA的设计是硬件系统的设计，硬件资源及所谓的面积是一定的，资源及面积优化

8、是一个重要指标，,面积优化的方法有资源共享、逻辑优化和串行化三种方法,FPGA/CPLD资源的优化具有实用意义：,（1）通过优化，可以使用规模更小的可编程逻辑芯片，从而降低系统成本。,（2）对于许多可编程逻辑器件（例如某些公司的CPLD器件），由于布线资源有限，耗用资源过多而严重影响电路性能。,（3）为以后的技术升级，留下更多的可编程资源，方便添加产品的功能。,（4）对于多数可编程逻辑器件，资源耗用太多会使器件功耗显著上升。,第八章-EDA设计优化,资源共享的主要思想是，通过数据缓冲或多路选择的方法来共享数据通道中占用资源较多的模块(如乘法器、多位加法器等算术模块)。通过共享有时可以较好的提高

9、资源利用率，达到优化的目的。,8.1.1 资源共享,第八章-EDA设计优化,8.1.1 资源共享,【例8-1】 LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.std_logic_unsigned.all; USE ieee.std_logic_arith.all; ENTITY multmux IS PORT (A0, A1，B : IN std_logic_vector(3 downto 0); sel : IN std_logic; Result : OUT std_logic_vector(7 downto 0); END mul

10、tmux; ARCHITECTURE rtl OF multmux IS BEGIN process(A0,A1,B,sel) begin if(sel = 0) then Result = A0 * B; else Result = A1 * B; end if; end process; END rtl;,第八章-EDA设计优化,图8-1 先乘后选择的设计方法RTL结构,图8-2 先选择后乘设计方法RTL结构,第八章-EDA设计优化,并不是所有情况下都能通过资源共享实现资源优化，下面的例子就实现不了资源优化 【例8-2】 ARCHITECTURE rtl OF muxmult IS sig

11、nal temp : std_logic_vector(3 downto 0); BEGIN process(A0,A1,B,sel) begin if(sel = 0) then temp = A0; else temp = A1; end if; result = temp * B; end process; END rtl;,图8-3 资源共享反例,第八章-EDA设计优化,8.1.2 逻辑优化,【例8-3】 LIBRARY ieee; USE ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_lo

12、gic_arith.all; ENTITY mult1 IS PORT(clk : in std_logic; ma : In std_logic_vector(11 downto 0); mc : out std_logic_vector(23 downto 0); END mult1; ARCHITECTURE rtl OF mult1 IS signal ta，tb : std_logic_vector(11 downto 0); BEGIN process(clk) begin if(clkevent and clk = 1) then ta = ma; tb = 1001101110

13、01; mc = ta * tb; end if; end process; END rtl;,在此构建了一个两输入的乘法器：mc = ta * tb; 其中一个端口tb是常数，适配在EPF10K20中，用LC167个。,第八章-EDA设计优化,对其进行逻辑优化，采用常数乘法器，在相同条件下综合，用LC93个 【例8-4】 LIBRARY ieee; USE ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; ENTITY mult2 IS PORT(clk : in s

14、td_logic; ma : In std_logic_vector(11 downto 0); mc : out std_logic_vector(23 downto 0); END mult2; ARCHITECTURE rtl OF mult2 IS signal ta : std_logic_vector(11 downto 0); constant tb : std_logic_vector(11 downto 0) := 100110111001; BEGIN process(clk) begin if(clkevent and clk = 1) then ta=ma; mc=ta

15、 * tb; end if; end process; END rtl;,第八章-EDA设计优化,逻辑电路的输入项太多以致占用过多的面积也是使电路复杂化的一个原因。下面举一个具体例子加以说明:,简单说明:三输人表决电路是指当三个输入项中至少有两个收入项为1，输出为0。本例中A,B,C为三个输人端，T为输出端。 例程3:library ieee use ieee std 1164 al entity biaojue is port(A,B,C: in bit); T: out bit); end biaojue; architecture biaojuel of biaojue is begin

16、 process (a,b,c) begin variable templ,tempt , tempi : bit templ=A and C ; temp2=B and C; temp3=A and B and (not c); T=temp1 or temp2 or temp3; end process end biaojue;,第八章-EDA设计优化,例程4:library ieee use ieee std 1164 all entity biaojue is port( A,B,C: in bit); T: out bit); end biaojue; architecture bi

17、aojue2 of biaojue is begin process (a, b , c ) begin variable templ,temp2, temp3 : bit templ=A and( B or C ); tempt=C and(AorB); T=templ or temp2; end process end biaojue2;,第八章-EDA设计优化,我们比较一下这两个图及其VH DL描述，图4是三级的逻辑门，每个输入信号只与一个逻辑门相连。图3是二级逻辑门，每个输人信号不至于一个逻辑门相连，由于级数多，延时必然增加，因此图4的速度比图3慢一些。但是经过可以分析得到，由于图3的

18、输人项比图4多，所占用的面积也必然比图4大。实质上，图4是通过从图3中提取公因数而得来的，(这也可以从VHDL描述中看出来)这就是把附加项的中间项加到结构描述中去的一种过程，它的结果必然是输人到输出的逻辑数增加，通过牺牲速度，换来电路占用面积减少。,第八章-EDA设计优化,8.1.3 串行化,串行化是指把原来耗用资源巨大、单时钟周期内完成的并行执行的逻辑块分割开来，提取相同的逻辑模块（一般为组合逻辑块），在时间上复用该逻辑块，用多个时钟完成相同的功能，代价是速度降低。比如CPU总是在时间上反复使用ALU来完成复杂的操作。,设计一个乘法器，位宽为16位，对8个16位数据进行乘法和加法运算，即 y

19、out = a0 b0 + a1 b1 + a2 b2 + a3 b3,第八章-EDA设计优化,【例8-5】 LIBRARY ieee; USE ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; ENTITY pmultadd IS PORT(clk : in std_logic; a0,a1,a2,a3 : in std_logic_vector(7 downto 0); b0,b1,b2,b3 : in std_logic_vector(7 downto 0); y

20、out : out std_logic_vector(15 downto 0); END pmultadd; ARCHITECTURE p_arch OF pmultadd IS BEGIN process(clk) begin if(clkevent and clk = 1) then yout = (a0*b0)+(a1*b1)+(a2*b2)+(a3*b3); end if; end process; END p_arch;,第八章-EDA设计优化,图8-4 并行乘法RTL结构 用了4个乘法器和一个4输入16位加法器，适配后，用576个LC，串行化后,第八章-EDA设计优化,【例8-6】

21、 LIBRARY ieee; USE ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; ENTITY smultadd IS PORT(clk， start : in std_logic; a0,a1,a2,a3 : In std_logic_vector(7 downto 0); b0,b1,b2,b3 : In std_logic_vector(7 downto 0); yout : out std_logic_vector(15 downto 0); END sm

22、ultadd; ARCHITECTURE s_arch OF smultadd IS signal cnt : std_logic_vector(2 downto 0); signal tmpa，tmpb : std_logic_vector(7 downto 0); signal tmp， ytmp : std_logic_vector(15 downto 0); BEGIN tmpa = a0 when cnt = 000 else a1 when cnt = 001 else a2 when cnt = 010 else a3 when cnt = 011 else a0;,接下页,第八

23、章-EDA设计优化,tmpb 0); elsif (cnt “100 ) then cnt = cnt + 1; ytmp = ytmp + tmp; elsif (cnt = “100 ) then yout = ytmp; end if; end if; end process; END s_arch;,第八章-EDA设计优化,串行化结构 电路逻辑复杂了，时种周期多了，但是资源使用少了，只用203个LC,第八章-EDA设计优化,8.2 速度优化,对大多数设计来说，经常情况下是追求速度，影响速度的因素多，如FPGA的结构特性、HDL综合器性能、系统电路结构、PCB制版情况、VHDL程序表达不

24、当等。 这里讨论电路结构方面的速度优化。 流水线技术是一种将每条指令分解为多步，并让各步操作重叠，从而实现几条指令并行处理的技术。程序中的指令仍是一条条顺序执行，但可以预先取若干条指令，并在当前指令尚未执行完时，提前启动后续指令的另一些操作步骤。这样显然可加速一段程序的运行过程。市场上推出的各种不同的16位/32位微处理器基本上都采用了流水线技术。如80486和Pentium均使用了6步流水线结构，流水线的6步为：(1)取指令。CPU从高速缓存或内存中取一条指令。(2)指令译码。分析指令性质。(3)地址生成。很多指令要访问存储器中的操作数，操作数的地址也许在指令字中，也许要经过某些运算得到。(

25、4)取操作数。当指令需要操作数时，就需再访问存储器，对操作数寻址并读出。(5)执行指令。由ALU执行指令规定的操作。(6)存储或写回结果。最后运算结果存放至某一内存单元或写回累加器A。,第八章-EDA设计优化,流水线技术是通过增加计算机硬件来实现的。例如要能预取指令，就需要增加取指令的硬件电路，并把取来的指令存放到指令队列缓存器中，使MPU能同时进行取指令和分析、执行指令的操作。因此，在16位/32位微处理器中一般含有两个算术逻辑单元ALU，一个主ALU用于执行指令，另一个ALU专用于地址生成，这样才可使地址计算与其它操作重叠进行。 加如流水线技术并不会减少原设计的总延时，但却可以提高总提的运

26、行速度。,第八章-EDA设计优化,8.2.1 流水线设计,显然该设计从输入到输出需经过的时间至少为Ta，就是说，时钟信号clk周期不能小于Ta。其最高频率为：1/ Ta,第八章-EDA设计优化,10.2.1 流水线设计,图8-7使用流水线,其最高频率为：,第八章-EDA设计优化,图8-8 流水线工作图示,【例8-7】 未使用流水线 LIBRARY ieee; USE ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; ENTITY adder4 IS PORT(clk :

27、 in std_logic; a0,a1,a2,a3 : in std_logic_vector(7 downto 0); yout : out std_logic_vector(9 downto 0); END adder4; 接下页,第八章-EDA设计优化,ARCHITECTURE normal_arch OF adder4 IS signal t0,t1,t2,t3 : std_logic_vector(7 downto 0); signal addtmp0,addtmp1 : std_logic_vector(8 downto 0); BEGIN process(clk) begin

28、if(clkevent and clk=1) then t0 = a0; t1 = a1; t2 = a2; t3 = a3; end if; end process; addtmp0 = 0,第八章-EDA设计优化,【例8-8】使用流水线 LIBRARY ieee; USE ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; ENTITY pipeadd IS PORT(clk : in std_logic; a0,a1,a2,a3 : in std_logic_vec

29、tor(7 downto 0); yout : out std_logic_vector(9 downto 0); END pipeadd; ARCHITECTURE pipelining_arch OF pipeadd IS signal t0,t1,t2,t3 : std_logic_vector(7 downto 0); signal addtmp0,addtmp1 : std_logic_vector(8 downto 0); BEGIN process(clk) begin if(clkevent and clk=1) then t0 = a0; t1 = a1; t2 = a2;

30、t3 = a3; end if; end process; process(clk) begin if(clkevent and clk = 1) then addtmp0 = 0,第八章-EDA设计优化,8.2.2 寄存器配平,如果其中的两个组合逻辑块的延时差别过大，如T1大于T2，于是其总体的工作频率Fmax取决于T1，即最大的延时模块，从而导致设计的整体性能受到限制。,第八章-EDA设计优化,8.2.2 寄存器配平,设计的Fmax将由t1决定，由于t1T1，显然设计的速度得到了提高。,第八章-EDA设计优化,8.2.3 关键路径法 关键路径是指从输入到输出延时最长的路径，从输入到输出的延

31、时取决于最长路径，与其它延时小的的路径无关，减小该延时可以减少总延时。,第八章-EDA设计优化,在优化设计过程中关键路径法可以反复使用，直到不能减少关键路径的延时为止。,EDA工具中的综合器及设计分析器通常都提供关键路径的信息以便设计者改进设计，提高速度。 Quartus 中的时序分析器可以帮助找到延时最大的关键路径。 对一个结构已定的设计进行速度优化，关键路径法是首选的方法，它可以与其它优化设计技巧配合使用。,第八章-EDA设计优化,练习,1、利用资源共享对下面程序进行优化。 LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.std_lo

32、gic_unsigned.all; USE ieee.std_logic_arith.all; ENTITY multmux IS PORT (A，B，C，D : IN std_logic_vector(7 downto 0); sel : IN std_logic; Result : OUT std_logic_vector(7 downto 0); END multmux; ARCHITECTURE rtl OF multmux IS BEGIN process(A，B，C，D ,sel) begin if(sel = 0) then Result = A + B; else Result

33、 = C + D; end if; end process; END rtl;,第八章-EDA设计优化,2、通过逻辑优化对图示结构进行改进，给出改进后的结构图和VHDL程序。 a3.0 b3.0 a7.4 b7.4 c15.0 a11.8 b11.8 a15.12 b15.12,4位相关器,4位相关器,4位相关器,4位相关器,+,+,+,第八章-EDA设计优化,3、 已知4节直接型FIR滤波器节的数学表达式如下： y(n)=x(n)h(0)+x(n-1)h(1)+x(n-2)h(2)+x(n-3)h(3) X(n)与x(n-m),m=0,1,2,3是延迟关系，m 表示延迟的CLK数。X(n)与

34、h(m)的位宽为8为，y(n)为10位，其中h(m)在例化后为常数。设模块的输入为X(n)、CLK，输出为y(n)，实现该逻辑。 4、在h(m)固定的情况下，采用流水线技术对上面的滤波器进行速度优化。,第八章-EDA设计优化,5、为了减少资源使用，对3、4题的设计进行面积优化。 6、若对速度要求不高，但目标芯片的容量较小，对第3题的FIR滤波器用串行化的方式实现。 7、设计一个连续乘法器，输入为a0、a1、a2、a3，位宽各为8位，输出为32位，完成rout= a0*a1*a2*a3,试实现之。 8、对上题进行优化，判断以下实现方法，哪种方法更好？ rout= （a0*a1）*a2）*a3 r

35、out= （a0*a1）*（a2*a3） 9、为提高速度，对上题第1种方法加入流水线技术实现,第八章-EDA设计优化,8.3 使用MAX+plusII优化设计,8.3.1 全局逻辑综合选项,第八章-EDA设计优化,8.3.1 全局逻辑综合选项,1. 普通类型（Normal）,第八章-EDA设计优化,2. 快速类型（Fast）,3. 所见即所得类型（WYSIWYG）,8.3.1 全局逻辑综合选项,MAX+plusII中对应于综合类型各设有4种器件系列（Device Family）： （1）MAX5000系列。 （2）MAX3000/MAX7000/MAX9000系列。 （3）CLASSIC系列。

36、 （4）FLEX/ACEX系列。,第八章-EDA设计优化,8.3.2 时间需求选项,建立时间Tsu,输出时间Tco,时钟最大频率Fmax,保持时间Thold,恢复时间Tov,寄存器的时序参数,组合电路的路径延时,第八章-EDA设计优化,图8-14 部分寄存器时序参数,图8-15 部分寄存器参数时序图,第八章-EDA设计优化,图8-16 时间需求设定,第八章-EDA设计优化,图8-17 建立保持时间分析器,第八章-EDA设计优化,8.3.3 打包（Clique）,图8-18 打包Clique设计示例,第八章-EDA设计优化,图8-19 图8-18设计适配后的Floorplan,第八章-EDA设计

37、优化,图8-20 使用Clique,第八章-EDA设计优化,图8-21 Clique对话框,8.3.3 打包（Clique）,第八章-EDA设计优化,图8-22 Clique后的Floorplan,8.3.3 打包（Clique）,第八章-EDA设计优化,8.3.3 打包（Clique）,Clique的注意事项： 仅仅对关联的逻辑进行Clique（打包到同一组）。 对速度有更高要求的模块使用打包，那些模块往往处于关键路径，改善它们的速度会提高系统的整体速度。 Clique使用于层次化设计中，将大的、慢速的逻辑块分成小模块，便合理使用Clique。 对整个设计应用打包（同一组）等于没有应用，打包

38、是一种局部的布局规划，适用于设计中的某些模块。,第八章-EDA设计优化,8.3.4 局部逻辑综合选项,图8-23 使用局部逻辑选项,第八章-EDA设计优化,8.3.4 局部逻辑综合选项,第八章-EDA设计优化,图8-25 分立逻辑选项,第八章-EDA设计优化,8.3.4 局部逻辑综合选项,图8-26 清除工程选项设置,第八章-EDA设计优化,8.3.5 Probe的使用,图8-27是一个简单的设计（图形方式），假如需要观察节点1（Q端）的波形。,图8-27 未加Probe的设计,第八章-EDA设计优化,8.3.5 Probe的使用,图8-28 右键菜单,第八章-EDA设计优化,8.3.5 Pr

39、obe的使用,图8-29 加入探针后,第八章-EDA设计优化,8.3.5 Probe的使用,图8-30 probe的仿真波形,Probe 使用技巧,（1）对dff的Q、D、CLK、ENA、CLRN、PRN可以使用probe，一般dff不会轻易被化简掉。,（2）对LE的输出可以使用probe,（3）对于不可使用probe的情况下，加一个LCELL，问题可能会得到解决，不过，逻辑会改变，会增加一个LCELL Delay。可以在测试（Debug）时加入，随后去掉LCELL。,第八章-EDA设计优化,8.4 其他设置,8.4.1 Slow Slew Rate设置,图8-31 Slow Slew Rat

40、e选择,第八章-EDA设计优化,8.4 其他设置,8.4.2 EPC系列配置器件设置与编程,图8-32 EPC2的编程文件产生设置,第八章-EDA设计优化,图8-33 EPC2下载,图8-34 SuperPro L+编程器的器件选择,第八章-EDA设计优化,8.4.2 EPC系列配置器件设置与编程,图8-35 在SuperPro /Z编程器中选择编程文件,第八章-EDA设计优化,8.4 其他设置,8.4.3 编程文件转换,在MAX+plusII环境下可产生的编程、配置文件有下列几种：,SRAM目标文件 SRAM Object File (.sof)，用于Altera的FPGA器件（如FLEX1

41、0K系列）等，对于该类器件MAX+plusII默认产生。 编程器目标文件Programmer Object File (.pof)，用于Altera的CPLD器件（如MAX7000S系列）和专用配置器件（如EPC2系列），默认产生。 Intel HEX格式文件Hexadecimal (Intel-Format) File (.hex)。用于第三方编程器对Altera的配置器件编程等用途。 表格文件Tabular Text File (.ttf)，用于单片机配置FPGA器件等用途。 JTAG链文件JTAG Chain File (.jcf)。 FLEX Chain File (.fcf)。 Jam编程文件 Jam Byte-Code File (.jbc)、Jam File (.jam)。 其他格式编程文件 Raw Binary File (.rbf)、Serial Bitstream File (.sbf)、JEDEC File (.jed)、Serial Vector Format File (.svf)。,第八章-EDA设计优化,8.4.3 编程文件转换,图8-36 编程文件转换,第八章-EDA设计优化,