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1、项目四 8 位加法器电路设计 1.实训目标 1)通过 8 位加法器的设计，掌握组合逻辑电路的设计方法。 2)分别使用原理图和文字编辑的方法实现 8 位加法器的设计，通过电路的仿真和硬 件验证，进一步掌握原理图设计与文本设计的过程。 2.实训步骤 1)采用原理图编辑法，采用 Altera MAX+PLUS II 的 MF 函数里面调用 8 位全加器宏 函数 8fadd 实现电路设计。编程器件型号选择 ACE1k 系列的 EP1K30TC144-3。完 成项目编辑及功能仿真。 2)采用文本编辑法，即利用 VHDL 语言描述 8 位加法器，4 位加法器的参考代码如 下。 然后对其进行编译，编程器件型
2、号选择 ACE1k 系列的 EP1K30TC144-3，完成程序 仿真，记录仿真数据。 3)由两个并行的 4 位加法器级联而成。选用原理图编辑发或者文本编辑法实现 8 位 全加器电路。并通过仿真验证。 3.实训数据 1)原理图编辑法设计的 8 位加法器的电路。 2)原理图编辑法仿真结果。简述仿真波形的意义。 A8.1B8.1输出端 Cout进位端 3)步骤 2、步骤 3 选做一种，记录电路图或程序。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity adder8bit is po
3、rt(cin:in std_logic; a,b:in std_logic_vector(7 downto 0); s:out std_logic_vector(7 downto 0); cout:out std_logic); end adder8bit; architecture beh of adder8bit is signal sint:std_logic_vector(8 downto 0); signal aa,bb:std_logic_vector(8 downto 0); begin aa=0- bb=0 sint=aa+bb+cin; s(7 downto 0)=sint(
4、7 downto 0); cout=sint(8); end beh; 4)对设计的 8 位全加器进行仿真验证，记录仿真结果。简述仿真波形的意义 4、思考题 根据步骤 2 中 4 位加法器的参考程序，设计一个 4 位减法器，并记录其仿真数据。 程序： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity psubadd4 is port(cin:in std_logic; a,b:in std_logic_vector(3 downto 0); s:out std_logic_vector(3 downto 0); cout:out std_logic); end ; architecture beh of psubadd4 is signal sint:std_logic_vector(4 downto 0); signal aa,bb:std_logic_vector(4 downto 0); begin aa=0 bb=0 sint=cin+aa-bb; s(3 downto 0)=sint(3 downto 0); cout=sint(4); end beh; 仿真数据： 本文来自网络，版权归原作者所有，请下载后，尽快删除。