《计算机组成原理期末考试复习大纲（课堂PPT）.ppt》由会员分享，可在线阅读，更多相关《计算机组成原理期末考试复习大纲（课堂PPT）.ppt（44页珍藏版）》请在三一文库上搜索。
1、.12012-2013（1）复习大纲 课 程：计算机组成原理 主讲教师：吴继明.2第1章 掌握计算机组成的硬件构成.3第2章 掌握定点数的机器码表示：原码、补码、移码的表示方法及其特点；掌握定点数加法、加法运算方法及其溢出检测方法，理解定点数并行乘法的原理，掌握无符号阵列乘法器的电路构成；掌握ALU并行原理，能够应用74LS181和74LS182构成32位、64位的并行ALU；32位浮点数IEEE754标准格式：掌握其与真值的转换计算；掌握浮点数加法、减法的基本运算步骤，尤其是尾数规格化的左规、右规处理。见课件第见课件第70页页见课件第见课件第7678页页见课件第见课件第116119页页.47
2、4182181 181 181 18174182741827418274182181 181 181 181181 181 181 181181 181 181 181A63B63A48B48A15B15A0B0A31B31A16B16A47B47A32B32G0*P0*G1*P1*G2*P2*G3*P3*G0*P0*.5a4b0 a3b0 a2b0 a1b0 a0b0a4b4 a3b4 a2b4 a1b4 a0b4a4b1 a3b1 a2b1 a1b1 a0b1a4b2 a3b2 a2b2 a1b2 a0b2a4b3 a3b3 a2b3 a1b3 a0b3FAFAFAFAFAFAFAFAFA
3、FAFAFAFAS8S0S1S2FAFAFAFAS3S4FAS5FAS6FAS7S90.6图图2.4 m2.4 m*n n位不带符号的阵列乘法器逻辑框图位不带符号的阵列乘法器逻辑框图P=Pm+n-1 P1 P0m*n乘法阵列(阵列乘法器)FAFA阵列：阵列：被加数求和部件与门阵列与门阵列：被加数产生部件am-1bn-1 a1b0 a0b0乘积A=am-1a1 a0 bn-1b1 b0=B被乘数 乘数.7结论：结论：位积位积aibj称为一个被加数，共有称为一个被加数，共有mn个，位个，位 积积 可由与门产生；可由与门产生；位积数的行共有位积数的行共有n行，每行均有行，每行均有m-1个位积参个位积
4、参加加法，所以需要（加加法，所以需要（m-1）*（n-1）个全加器）个全加器FA；最后添加；最后添加1行行FA考虑第考虑第n行位积相加产生行位积相加产生的进位，总的的进位，总的FA为（为（m-1）*n个。个。乘法时间估算：乘法时间估算：t tm m=与门延时与门延时+垂直和延时垂直和延时+水平进位、最高位水平进位、最高位FA和的延时和的延时=Ta+(n-1)=Ta+(n-1)*TS+(n-1)+(n-1)*T Tf f+3T+3T=T+=T+（n-1n-1）*6T+6T+（n-1n-1）*2T+3T2T+3T.8一、浮点加法、减法运算的操作步骤：一、浮点加法、减法运算的操作步骤：1、对阶、对阶
5、（小阶（小阶 大阶对齐）：尾数右移时，大阶对齐）：尾数右移时，通过扩展符合位来实现右移；通过扩展符合位来实现右移；2 2、尾数求和、尾数求和3 3、规格化、规格化 （1/2|M|1/2|M|1 1）当出现尾数的绝对值小于当出现尾数的绝对值小于1/21/2时，则需要左时，则需要左规。（左移规。（左移n n位，阶码减位，阶码减n n）当尾数和的绝对值大于当尾数和的绝对值大于1 1时，即时，即M M出现出现01.xxxx01.xxxx或或10.1xxx10.1xxx时，则需要右规。右移时，则需要右规。右移移位只会移动移位只会移动1 1次。（右移次。（右移1 1位，阶码加位，阶码加1 1）思考：如何判
6、断右移或左移？思考：如何判断右移或左移？.9 0.1 0 1 0+0.1 1 0 10 1.0 1 1 1 1.0 1 0 1（-0.1011）+1.0 0 1 0（-0.1110）1 0.0 1 1 1右规右规：当单符号位的溢出标志：当单符号位的溢出标志 时模时模2的进位不扔掉，执行右规的进位不扔掉，执行右规1位位符号位符号位产生的进位产生的进位Cf右移入最高符合位位置，然后阶右移入最高符合位位置，然后阶码加码加1。1foVCC0.1 0 1 1(1)1.0 0 1 1(1).10 1.0 1 0 1（-0.1011）+0.0 1 1 0（0.0110）1.1 0 1 11.0 1 1(0)
7、左移左移1位位 0.1 1 1 0（0.1110）+1.0 0 1 1（-0.1101）1 0.0 0 0 10.1(000)左移左移3位位左规左规：当单符号位的溢出标志：当单符号位的溢出标志 时，模时，模2的进位扔掉，并对求和后的尾数执行的进位扔掉，并对求和后的尾数执行左规逻辑：左规逻辑：0foVCCBB0V左移符号位数码位 表示符号位与数码位相同，表示符号位与数码位相同，必须执行左移，直到必须执行左移，直到V左移左移1。BBV左移符号位数码位1表示符号位与数码位表示符号位与数码位相异，不需执行左移。相异，不需执行左移。.11一、浮点加法、减法运算的操作步骤：一、浮点加法、减法运算的操作步骤
8、：5 5、判断阶码是否溢出、判断阶码是否溢出 设阶码用变形补码表示，若设阶码用变形补码表示，若 01 01 阶码上溢，则浮点数上溢阶码上溢，则浮点数上溢10 10 阶码下溢，则浮点数为机器零阶码下溢，则浮点数为机器零4 4、舍入处理、舍入处理由于在右移、右规的过程中，尾数的低位部分由于在右移、右规的过程中，尾数的低位部分会被丢掉，造成误差，因此需要舍入处理。会被丢掉，造成误差，因此需要舍入处理。0 0舍舍1 1入入 恒置恒置1 1在移码表示的阶码中，在移码表示的阶码中，E=0时表示下溢出，时表示下溢出，结果置机器零结果置机器零.12第3章-存储器系统 掌握SRAM,DRAM存储元存储信息的基本
9、原理，了解SRAM,DRAM存储芯片的结构特点。掌握存储器容量的扩展方法，字扩展后各个芯片的分配地址计算及其使能控制信号的产生。掌握实现高速访问存储器的方法：重点是多模块交叉存储器和cache技术，掌握cache中直接映射、组相联映射方式下主存地址格式的描述。见课件第见课件第4771页页见课件第见课件第103116页页.13n例题1.设CPU有16根地址线、8根数据线，并用 MREQ作为访存控制信号（低电平有效），用WR作为读/写控制信号（高电平为读，低电平为写）。现有如下存储芯片：n1K*4位RAM、4K*8位RAM、8K*8位RAM、2K*8位ROM、4K*8位ROM、8K*8位ROM，及
10、74138译码器和各种与门、非门电路。n画出CPU与存储器的连接图，要求：1）主存地址空间分配：6000H67FFH为系统程序区；6800H6BFFH为用户程序区。2）合理选择芯片，画出存储芯片的片选逻辑图。.14n解：1）计算主存地址空间的分配nA15A12 A11A8 A7A4 A3A0n0 1 1 0 0 0 0 0 0 0n0 1 1 0 0 1 1 1 1 1n系统程序区2K*8位，采取1片2K*8位的ROM存储芯片构成n0 1 1 0 1 0 0 0 0 0n0 1 1 0 1 0 1 1 1 1n用户程序区1K*8位，采用2片1K*4位的 RAM存储芯片构成.15n2）分配CPU
11、地址线：n2K ROM芯片内部使用11根地址A0A10n1K RAM芯片内部使用10根地址A0A9，2个位扩展的RAM芯片CS信号相同；n3-8线译码器：地址输入使用A13,A12,A11，译码输出Y4给ROM作片选，Y5给RAM作片选，3个使能输入使用A15,A14,MREQ信号；.16.172K*8位ROM1K*4位RAM1K*4位RAMD0D7CPUD0D7D0D7D0D7W/RA0A9A0A9A0A9A10A0A9G1G2AG2BCBAA13A12A11A14A15MREQ10011101Y4Y500CSCSCS010.18n例题2.CPU及其它芯片都同例题1，画出CPU与存储器的连接
12、图。要求主存的地址空间满足如下条件：n1）最小8K地址为系统程序区，与其相邻的 16K地址为用户程序区；n2）最大4K地址空间为系统程序工作区。n详细画出存储芯片的片选逻辑，并指出存储芯片的种类及片数。n1K*4位RAM、4K*8位RAM、8K*8位RAM、2K*8位ROM、4K*8位ROM、8K*8位ROM.19n解：1）计算主存地址空间的分配nA15A12 A11A8 A7A4 A3A0n0 0 0 0 0 0 0 0 0 0n0 0 0 1 1 1 1 1 1 1n最小的8K*8位系统程序区，选1片ROMn0 0 1 0 0 0 0 0 0 0n0 0 1 1 1 1 1 1 1 1n0
13、 1 0 0 0 0 0 0 0 0n0 1 0 1 1 1 1 1 1 1n相邻的16K*8位用户程序区，选2片8K*8位的RAM，命名为RAM1，RAM2n（思考：能否选择（思考：能否选择4K*8位的位的RAM构成？）构成？）.20nA15A12 A11A8 A7A4 A3A0n1 1 1 1 0 0 0 0 0 0n1 1 1 1 1 1 1 1 1 1n最大地址空间的4K*8位，为系统程序工作区，采用1片4K的RAM芯片，命名为RAM3.21n分配CPU地址线：nA0A12:1片8K*8 ROM，2片8K*8位RAM1和RAM2芯片内部地址线；nA0A11：1片4K*8位RAM3内部地
14、址线；n片选信号：nA15A14A13作为3-8译码器的地址输入，译码输出Y0,Y1,Y2分别是ROM,RAM1,RAM2的片选信号，Y7与A12共同产生RAM3的片选信号；.22.23n例题3.设CPU有20根地址线和16根数据线，并用IO/M作为访存控制信号，RD为读命令，WR为写命令。CPU可通过BHE和A0来控制字节或字两种形式访存（如下表所示），RAM芯片有64K*8位、32K*8位、32K*16位，试问：n1）CPU按字节和字访问的地址范围各是多少？n2）CPU按字节访问时需分奇偶体，且最大64KB为程序区，与其相邻的64KB为用户程序区，写出每片存储芯片所对应的二进制地址码，并画
15、出CPU与芯片的连接图。.24BHEA0访问形式00字01奇字节10偶字节11不访问.25n解：1）CPU按字访问：20位地址中，A0用于奇偶存储体的访问控制，因此实际的字单元地址是A1A20，对应范围是512K；n按字节访问时，有2个大小为512K的存储体，对应的地址范围是1MB；n2）按字节访问时需区分奇偶存储体，因此ROM，RAM必须选择8位的芯片进行位扩展构成；.26n3）计算主存地址空间的分配n64K*8位的系统程序区系统程序区nA19A16 A15A12 A11 A1 A0n1 1 1 1 0 0 0 0 0 0n1 1 1 1 1 1 1 1 1 0n对应32K的偶字节存储体nA
16、19A16 A15A12 A11 A1 A0n1 1 1 1 0 0 0 0 0 1n1 1 1 1 1 1 1 1 1 1n对应32K的奇字节存储体n由2片32K*8位的ROM构成系统的64KB区.27n64K*8位的用户程序区用户程序区nA19A16 A15A12 A11 A1 A0n1 1 1 0 0 0 0 0 0 0n1 1 1 0 1 1 1 1 1 0n对应32K的偶字节存储体nA19A16 A15A12 A11 A1 A0n1 1 1 0 0 0 0 0 0 1n1 1 1 0 1 1 1 1 1 1n对应32K的奇字节存储体n由2片32K*8位的RAM构成用户的64KB区。.
17、28n系统程序区、用户程序区存储体的选择n系统程序区：n64KB=32KB奇存储体+32KB偶存储体n用户程序区：n64KB=32KB奇存储体+32KB偶存储体n思路1：使用2-4线译码器对BHE、A0信号译码，产生奇、偶存储体的片选信号；为了区分系统区、用户区的奇、偶存储体，需要使用1位高位地址作2个2-4线译码器的使能信号。n思路2：使用1个3-8线译码器产生系统区、用户区奇、偶存储体所需的片选信号.29n分配CPU地址线：n32K的ROM，RAM芯片内部使用A1A15地址线译码；n3-8译码器：nBHE，A0控制奇偶访问，作为B、A地址输入，选择奇偶存储体；nA16作为C地址输入，选择程
18、序、用户区的存储区；（也可以使用（也可以使用A17A19中的中的一个作一个作C地址输入）地址输入）nA19，A18，A17控制使能端G1，IO/M控制使能G2A，G2B.30n译码器输出Y4有效时，同时选择ROM1，ROM2，CPU以字形式访问，Y5有效时访问ROM1（奇体），Y6有效时访问ROM2（偶体）；n译码器输出Y0有效时，同时选择RAM1，RAM2，CPU以字形式访问，Y1有效时访问RAM1（奇体），Y2有效时访问RAM2（偶体）；.31.322.直接映射：一个主存块只能映射到cache中的唯一块上。主存的大小按cache的行行数分区数分区，每区相同的块号映射到cache中相同的行位
19、置上。Cache行包含的字=主存块包含的字；Cache的行数=m=2r；主存的块数=2s；标记tag的大小（位数）=s-r主存被分成2（s-r）个区，每个区有自己的tag标示。主存字块主存字块标记标记Cache行地址行地址字块内地址字块内地址S-r r w.33n例题4.假设主存容量为512KB，Cache容量为4KB，每个字块为16个字，每个字32位。n1）Cache地址有多少位，可容纳多少块？n2）主存地址有多少位，可容纳多少块？n3）在直接方式下，主存的第几块映射到Cache中的第5块（设起始字块为第1块）？n4）画出直接映射方式下主存地址字段中各段的位数。.34n解：1）Cache容量
20、4KB，地址12位，由于每个字32位，Cache有4KB/4B=1K字，每个字块有16个字，故Cache有1K/16=64=26行；n2）主存容量512KB（219），主存有512KB/4B=128K个字，有128K/16=8192=213块；每块有16=24个字=26B；n3）直接映射下，Cache有64块，主存有8192块，主存的第5、64+5、2*64+5、213-64+5能够映射到Cache的第5块；n4）字块内地址6位，Cache字块地址6位，主存字块标记地址=19-12=7位，或者是 13-6=7位主存字块主存字块标记标记Cache行地址行地址字块内地址字块内地址 7 6 6.35
21、主存字块主存字块标记标记Cache行地址行地址字块内地址字块内地址 7 6 6.36 例题5.假设主存容量为512K*16位，Cache容量为4096*16位，块长为4个16位的字，访存地址为字地址。1）在直接映射下，设计主存的地址格式 2）在全相联方式下，设计主存地址格式 3）在二路组相联映射方式下，设计主存地址格式 4）若主存容量、Cache容量、块长不变，在四路组相联方式下，设计主存地址格式.37 主存块=4个字=22个字，块内字地址2位 主存容量=512K个字=512K/4个块=217个块 Cache容量=4096个字=4096/4=210行 直接映射下，主存的块号编码=Cache行号
22、编码=10位，主存各个块标记Tag=17-10=7位 主存地址格式：Tag（7位）块号（10位）块内字（2位）.38 全相联方式：Tag=主存块号编码=17位 主存地址格式：2路组相联：Cache组数=210/2=29组，主存块号编码=Cache组数编码=9位，Tag=17-9=8位 4路组相联：Cache组数=210/4=28组，主存块号编码=Cache组数编码=8位，Tag=17-8=9位Tag（17位）块内字（2位）Tag（9位）块号（8位）块内字（2位）Tag（8位）块号（9位）块内字（2位）.39第4章-指令系统 理解指令的功能，掌握指令的格式；掌握指令的分类（操作数个数角度、操作数
23、物理位置角度和指令字长度角度的分类），并能够对指令格式特点做基本的分析；掌握操作数的寻址方式特点：立即数、存储器直接、存储器间接、寄存器直接、寄存器间接、相对寻址。.40第5章-CPU 掌握CPU的基本结构：内部主要寄存器和CPU的功能；理解指令周期的概念，并能够使用方框图语言描述给定CPU数据通路结构下指令的周期构成；理解指令周期、CPU周期、时钟周期之间的关系，能够从时间、空间角度区分取出的指令或数据；掌握微程序控制器的基本思想，能够理解程序、指令与微程序、微指令之间的逻辑关系。掌握微指令的基本格式，掌握微指令中微命令的编码方法，微地址转移的计算方法，控制存储器容量的估算；见课本习题见课本
24、习题3、6、8、9、11.41第6章总线系统 了解总线的特性：例如什么是总线的电气特性；理解总线仲裁的目的；掌握集中式总线仲裁的3种BR信号查询方式的特点：菊花链式、计数器方式、独立请求方式；.42第7章-输入输出设备 了解磁盘存储器存储信息的基本原理；了解磁盘存储器的基本性能指标；理解显卡中显存的作用及其刷新的概念，掌握灰度级、分辨率的概念，会计算刷新存储器的容量。.43第8章-外围设备输入输出方式 了解CPU跟外围设备信息交换的基本过程；理解查询、中断、DMA的3种输入输出方式的基本特点；重点是中断方式：响应中断的条件 中断的全过程5步骤 中断响应优先级与处理优先级的区别，掌握多级中断中，基于屏蔽字的设置改变中断处理优先级的方法。见课件第见课件第3544页页.44注意自学的内容不考试、带*号的没有讲的内容不考试知识点的分布，主要体现在平时布置的作业中；快捷复习思路：对照复习大纲、作业习题，反向研究相关知识点的理解与应用在上面的复习思路中，看课本不懂的，再琢磨平时上课的课件。祝大家考试取得满意的成绩祝大家考试取得满意的成绩