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1、EDA技术实用教程,第1章 概 述,1.1 EDA技术及其发展,现代IT技术的方向是：数字化、智能化、网络化、超级化。,计算机及应用； 网络工程； 工业自动化； 电子信息工程； 通信工程； 软件工程； 信息管理工程； 光电信息工程；,1.1 EDA技术及其发展,现代电子设计技术地核心是EDA（Electronic Design Auto-mation)技术。,超大规模集成芯片地出现使得利用通用器件进行电子系统设计已赶不上潮流；,计算机技术的发展使得逻辑编译、逻辑化简、逻辑分割、逻辑综合、逻辑布线、逻辑仿真、逻辑测试由计算机来自动完成成为可能。系统的设计者可以在更高层次（行为描述）对系统进行设计
2、，而低层次的设计就可以由计算机自动完成（就是所谓的EDA)；,1.1 EDA技术及其发展,EDA技术就是：依赖功能强大的计算机，在EDA工具软件平台上，对以硬件描述语言HDL为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、逻辑化简、逻辑分割、逻辑综合、结构综合（布局布线）以及逻辑优化和仿真测试，直至实现既定的电子线路系统功能。,EDA技术使得：设计者的工作仅限于利用软件的方式，即利用硬件描述语言和EDA软件来完成对系统硬件功能的实现。,1.1 EDA技术及其发展,EDA的三个方面：,硬件方面：融合了大规模集成电路制造技术、IC版图设计技术、ASIC测试和封装技术、FPGA/CPLD编程下
3、载技术、自动测试技术等；,计算机辅助工程方面：融合了计算机辅助设计、计算机辅助制造、计算机辅助测试、计算机辅助工程技术以及多种计算机语言的设计概念。,现代电子学方面：容纳了电子线路设计理论、数字信号处理技术、数字系统建模和优化技术及长线技术理论；,1.1 EDA技术及其发展,EDA技术发展的三个阶段：,开始使用计算机代替手工劳动；,出现了FPGA和HDL语言；,集成电路超亚微米（90nm)、HDL标准化确立；,1.1 EDA技术及其发展,EDA技术在进入21世纪后，得到了更大的发展，突出表现在以下几个方面：,使电子设计成果以自主知识产权的方式得以明确表达和确认成为可能；,在仿真和设计两方面支持
4、标准硬件描述语言的功能强大的EDA软件不断推出。,电子技术全方位纳入EDA领域；,EDA使得电子领域各学科的界限更加模糊，更加互为包容；,1.1 EDA技术及其发展,更大规模的FPGA和CPLD器件的不断推出；,基于EDA工具的ASIC设计标准单元已涵盖大规模电子系统及IP核模块；,软硬件IP核在电子行业的产业领域、技术领域和设计应用领域得到进一步确认；,SoC高效低成本设计技术的成熟。,EDA技术,ASIC设计,FPGA/CPLD 可编程ASIC 设计,门阵列 （MPGA）； 标准单元 （CBIC）； 全定制； （FCIC）； ASIC设计,SOPC/SOC,混合 ASIC 设计,1.2 E
5、DA技术实现目标,作为EDA技术最终实现目标的ASIC，通过三种途径来完成：,SOC： SYSTEM ON A CHIP,SOPC： SYSTEM ON A PROGAMMABLE CHIP,SOPC,NIOS,Ethernet Interface,ARM,UART,RAM/ROM FIFO,USB,PCI,DSP Blocks,PLLs,SDRAM CONTROL,VGA,PS2,Multiply Unit,JPEG CPL,FIR，IIR，FFT,1. 超大规模可编程逻辑器件,2. 半定制或全定制ASIC,3. 混合ASIC,1.2 EDA技术实现目标,1.3 硬件描述语言VHDL,硬件描
6、述语言是EDA技术的重要组成部分，VHDL是作为电子设计主流硬件的描述语言。,VHDL语言具有很强的电路描述和建模能力，能从多个层次对数字系统进行建模和描述，从而大大简化了硬件设计任务，提高了设计效率和可靠性。,用VHDL进行电子系统设计的一个很大的优点是设计者可以专心致力于其功能的实现，而不需要对不影响功能的与工艺有关的因素花费过多的时间和精力。,1.3 硬件描述语言VHDL,高端,低端,VHDL,VerilogHDL,C、ASM. 程序,CPU指令/数据代码： 010010 100010 1100,软件程序编译器 COMPILER,编译器和综合功能比较,VHDL/VERILOG. 程序,硬
7、件描述语言 综合器 SYNTHESIZER,为ASIC设计提供的 电路网表文件,（a）软件语言设计目标流程,（b）硬件语言设计目标流程,VHDL综合器运行流程,原理图/VHDL文本编辑,综合,FPGA/CPLD 适配,FPGA/CPLD 编程下载,FPGA/CPLD 器件和电路系统,时序与功能 门级仿真,1、功能仿真 2、时序仿真,逻辑综合器,结构综合器,1、isp方式下载 2、JTAG方式下载 3、针对SRAM结构的配置 4、OTP器件编程,功能仿真,2.1 FPGACPLD设计流程,应用FPGA/CPLD的EDA开发流程:,2.1.1 设计输入(原理图HDL文本编辑),1. 图形输入,图形
8、输入,原理图输入,状态图输入,波形图输入,原理图编辑器,HDL文本编辑器,波形编辑器,2. HDL文本输入,2.1.1 设计输入(原理图HDL文本编辑),这种方式与传统的计算机软件语言编辑输入基本一致。就是将使用了某种硬件描述语言(HDL)的电路设计文本，如VHDL或Verilog的源程序，进行编辑输入。 可以说，应用HDL的文本输入方法克服了上述原理图输入法存在的所有弊端，为EDA技术的应用和发展打开了一个广阔的天地。,2.1.2 综合,整个综合过程就是将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图形描述，依据给定的硬件结构组件和约束控制条件进行编译、优化、转换和综合，最终获得门
9、级电路甚至更底层的电路描述网表文件。由此可见，综合器工作前，必须给定最后实现的硬件结构参数，它的功能就是将软件描述与给定的硬件结构用某种网表文件的方式对应起来，成为相应互的映射关系。,2.1.3 适配,适配器也称结构综合器，它的功能是将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如JEDEC、Jam格式的文件。适配所选定的目标器件(FPGA/CPLD芯片)必须属于原综合器指定的目标器件系列。,逻辑综合通过后必须利用适配器将综合后网表文件针对某一具体的目标器件进行逻辑映射操作，其中包括底层器件配置、逻辑分割、逻辑优化、逻辑布局布线操作。适配完成后可以利用适配所产生的仿真
10、文件作精确的时序仿真，同时产生可用于编程的文件。,2.1.4 时序仿真与功能仿真,时序仿真,功能仿真,就是接近真实器件运行特性的仿真， 仿真文件中己包含了器件硬件特性参数， 因而，仿真精度高。,是直接对VHDL、原理图描述或其他 描述形式的逻辑功能进行测试模拟，以了解 其实现的功能是否满足原设计的要求的过程， 仿真过程不涉及任何具体器件的硬件特性。,2.1.5 编程下载,通常，将对CPLD的下载称为编程(Program)，对FPGA中的SRAM进行直接下载的方式称为配置(Configure)，但对于OTP FPGA的下载和对FPGA的专用配置ROM的下载仍称为编程。 FPGA与CPLD的辨别和
11、分类主要是根据其结构特点和工作原理。通常的分类方法是： 将以乘积项结构方式构成逻辑行为的器件称为CPLD，如Lattice的ispLSI系列、Xilinx的XC9500系列、Altera的MAX7000S系列和Lattice(原Vantis)的Mach系列等。 将以查表法结构方式构成逻辑行为的器件称为FPGA，如Xilinx的SPARTAN系列、Altera的FLEX10K或ACEX1K系列等。,2.1.6 硬件测试,最后是将含有载入了设计的FPGA或CPLD的硬件系统进行统一测试，以便最终验证设计项目在目标系统上的实际工作情况，以排除错误，改进设计。,2.3 常用EDA工具,本节主要介绍当今
12、广泛使用的以开发FPGA和CPLD为主的EDA工具，及部分关于ASIC设计的EDA工具。 EDA工具大致可以分为如下5个模块：,设计输入编辑器,仿真器,HDL综合器,适配器(或布局布线器),下载器,2.3 常用EDA工具,2.3.1 设计输入编辑器,2.3.2 HDL综合器,性能良好的FPGA/CPLD设计的HDL综合器有如下三种： Synopsys公司的FPGA Compiler、FPGA Express综合器。 Synplicity公司的Synplify Pro综合器。 Mentor子公司Exemplar Logic的LeonardoSpectrum综合器。,综合器的使用也有两种模式： 图
13、形模式和命令行模式(Shell模式)。,2.3 常用EDA工具,2.3.3 仿真器,按处理的硬件描述语言类型分，HDL仿真器可分为： (1) VHDL仿真器。 (2) Verilog仿真器。 (3) Mixed HDL仿真器(混合HDL仿真器，同时处理Verilog与VHDL)。 (4) 其他HDL仿真器(针对其他HDL语言的仿真)。,按仿真的电路描述级别的不同，HDL仿真器可以单独或综合完成以下各仿真步骤： (1) 系统级仿真。 (2) 行为级仿真。 (3) RTL级仿真。 (4) 门级时序仿真。,2.3 常用EDA工具,2.3.4 适配器(布局布线器),2.3.5 下载器(编程器),适配器
14、的任务是完成目标系统在器件上的布局布线。适配，即结构综合通常都由可编程逻辑器件的厂商提供的专门针对器件开发的软件来完成。这些软件可以单独或嵌入在厂商的针对自己产品的集成EDA开发环境中存在。,EDA工具软件,1、ALTERA： MAX+PLUSII、QUARTUSII,2、LATTICE： isp EXPERT SYSTEM、 isp Synario ispDesignExpert SYSTEM ispCOMPILER、PAC-DESIGNER,3、XILINX： FOUNDATION、ISE,4、FPGA Compiler、FPGA Express、Synplify、 Leonardo Sp
15、ectrum .,EDA公司 ： CADENCE、EXEMPLAR、 MENTOR GRAPHICS、OrCAD、SYNOPSYS、 SYNPLICITY、VIEWLOGIC、.,3.1 概 述,图3-1 基本PLD器件的原理结构图,3.1.1 可编程逻辑器件的发展历程,70年代,80年代,90年代,PROM 和PLA 器件,改进的 PLA 器件,GAL器件,FPGA器件,EPLD 器件,CPLD器件,内嵌复杂 功能模块 的SoPC,3.1.2 可编程逻辑器件的分类,图3-2 按集成度(PLD)分类,3.2 简单PLD原理,3.2.1 电路符号表示,图3-3 常用逻辑门符号与现有国标符号的对照
16、,3.2.1 电路符号表示,图3-4PLD的互补缓冲器 图3-5 PLD的互补输入 图3-6 PLD中与阵列表示,图3-7 PLD中或阵列的表示 图3-8 阵列线连接表示,3.2.2 PROM,图3-9 PROM基本结构：,其逻辑函数是：,3.2.2 PROM,图3-10 PROM的逻辑阵列结构,逻辑函数表示：,3.2.2 PROM,图3-11 PROM表达的PLD图阵列,图3-12 用PROM完成半加器逻辑阵列,3.2.3 PLA,图3-13 PLA逻辑阵列示意图,3.2.3 PLA,图3-14 PLA与 PROM的比较,3.2.4 PAL,图3-15 PAL结构：,图3-16 PAL的常用
17、表示：,3.2.4 PAL,图3-17 一种PAL16V8的部分结构图,3.2.5 GAL,图3-18 GAL16V8的结构图,GAL： General Array Logic Device 最多有8个或项，每个或项最多有32个与项 EPLD Erasable Programmable Logic Device,乘积项逻辑,3.2.5 GAL,逻辑宏单元,输入/输出口,输入口,时钟信 号输入,三态控制,可编程与阵列,固定或阵列,GAL16V8,3.3 CPLD结构与工作原理,(1) 逻辑阵列块(LAB),图3-27- MAX7128S的结构,3.3 CPLD结构与工作原理,(2) 宏单元,(3
18、) 扩展乘积项,图3-28 共享扩展乘积项结构,图3-29 并联扩展项馈送方式,3.3 CPLD结构与工作原理,(4) 可编程连线阵列,(5) 不同的LAB通过在可编程连线阵列(PIA)上布线，以相互连接构成所需的逻辑。,图3-30 PIA信号布线到LAB的方式,(6)I/O控制块,图3-31-EPM7128S器件的I/O控制块,ISP功能提高设计和应用的灵活性,减少对器件的触摸和损伤 不计较器件的封装形式,允许一般的存储 样机制造方便 支持生产和测试流程中的修改,允许现场硬件升级 迅速方便地提升功能,未编程前先焊接安装,系统内编程-ISP,在系统现场重编程修改,此接口既可作编 程下载口，也可
19、作 JTAG接口,ALTERA 的 ByteBlaster（MV）下载接口,3.4 FPGA结构与工作原理,3.4.1 查找表原理,图3-33 FPGA查找表单元内部结构,图3-32 FPGA查找表单元：,一个N输入查找表 (LUT，Look Up Table)可以实现N个输入变量的任何逻辑功能，如 N输入“与”、 N输入“异或”等。 输入多于N个的函数、方程必须分开用几个查找表（ LUT）实现,什么是查找表?,基于查找表的结构模块,3.4.2 FLEX10K系列器件,图3-34 FLEX 10K内部结构,. . .,IOC,IOC,. . .,IOC,IOC,逻辑单元,快速通道互连,逻辑阵列
20、块 (LAB),. . .,IOC,IOC,. . .,IOC,IOC,. . .,IOC,IOC,. . .,IOC,IOC,. . .,IOC,IOC,. . .,IOC,IOC,FLEX 10K系列FPGA结构图,. . .,IOC,IOC,. . .,IOC,IOC,. . .,IOC,IOC,. . .,IOC,IOC,. . .,IOC,IOC,. . .,IOC,IOC,EAB,EAB,嵌入式 阵列块,连续布线和分段布线的比较,连续布线 = 每次设计重复的可预测性和高性能,连续布线 ( Altera 基于查找表（LUT）的 FPGA ),LAB,LE,(1) 逻辑单元LE,图3-
21、35 LE(LC)结构图,(1) 逻辑单元LE,图3-36 进位链连通LAB中的所有LE,快速加法器, 比较器和计数器,(2) 逻辑阵列LAB是由一系列的相邻LE构成的,图3-38-FLEX10K LAB的结构图,EAB的大小灵活可变 通过组合EAB 可以构成更大的模块 不需要额外的逻辑单元，不引入延迟， EAB 可配置为深度达2048的存储器,EAB 的字长是可配置的,EAB 可以用来实现乘法器,3.5 FPGA/CPLD测试技术,3.5.1 内部逻辑测试,3.5.2 JTAG边界扫描测试,图3-41 边界扫描电路结构,3.5.2 JTAG边界扫描测试,表3-1 边界扫描IO引脚功能,图3-42 边界扫描数据移位方式,3.5.2 JTAG边界扫描测试,图3-43 JTAG BST 系统内部结构,