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1、电子科技大学毕业设计（论文） 数字式电机转速检测系统毕业设计(论文)进度计划表日 期工 作 内 容执 行 情 况指导教师签 字教师对进度计划实施情况总评 签名 年 月 日 本表作评定学生平时成绩的依据之一。摘要该设计是为了实现以数字方式显示电机旋转的转速从而达到监测电机运行状况的目的。它是利用光电开关管做电机转速的拾取元件，通过计数电路进行有效的计数，再用锁存电路对上一次计数过程的数据进行锁存，在这期间用时钟电路进行电路的锁存和清零，只有锁存以后才能对计数器进行清零，最后通过译码器显示电路将速度结果显示出来。关键词：计数器 锁存器 译码器 整形电路 时钟电路 单稳态目录第一章 概论.1第一节
2、设计思路.1第二节 原理框图.2第二章 设计及原理分析.2第一节 信号拾取与整形.3第二节 计数电路.3第三节 锁存电路.4第四节 译码电路.4第五节 时钟电路及波形设计.5第三章 制作和调试5第四章 电路设计优缺点分析.6第五章 总结.6致谢语.7参考文献7第一章 概论第一节 设计思路各种电机在现代工业上得到广泛应用，为了能够方便对电机进行控制，监视，调速，有必要对电机的转速进行测量，从而提高自动化程度。1.本检测系统的设计思路具体如下：(1.)利用光电开关管做电机的转速信号拾取元件，在电机的转轴上安装一个带孔的圆盘，小孔两侧分别安装一对光发射和接收开关，圆盘转动一圈，光电开关管导通一次，利
3、用该信号作为脉冲计数信号。(2.)计数脉冲通过计数电路进行有效的计数，按照设计要求每一秒钟对计数器清零一次，因为电路实行秒更新，所以计数器到译码电路之间有锁存电路。在计数器进行计数的过程中对上一次的数据进行锁存显示，这样不仅解决了数码显示的逻辑混乱，而且避免了数码管闪烁问题。(3.)对于脉冲计数，有测周和测频的方式。测周电路的测量精度主要受电路系统的脉冲产生电路的影响，对于低频信号，其精度较高。测频电路对正负一的信号差比较敏感，对于低频信号的测量误差较大。但是本电路仍然采用测频方式，原因是本电路对马达电机转速精度要求较低，且本电路还有可以升级为频率计使用，而测频方式对高频的精度要求很高。(4.
4、)显示电路采用静态显示方法，由于静态显示易于制作和调试，原理也较简单，所需元件易于购买。(5.)电路时钟是整个电路的关键，它是整个电路有效工作的核心，负责电路的锁存和清零。另外大多数的译码器都具有锁存功能，但是它的锁存方式基本上都是电平触发，若设计成电平触发的话会增加电路的复杂度，所以不采用。第二节 原理框图2.原理框图，如下图：（原理框图）第二章 设计及原理分析第一节 信号拾取与整形1.信号拾取与整形如下图： （信号拾取与整形图）其电路核心由一个光电开关管组成，平时电机转轮静止，发光二极管所发出来的光被轮子挡住，所以接收管处于截止状态1端为高电平。当电机转动一圈，会使接收管导通一次，1端输出
5、一个低电平。实际电机工作状态中，会受到各方面的干扰，波形会存在许多杂波成分，需要对波形进行处理，处理成符合计数器所需要的矩形波。波形处理电路有一个施密特触发器（U13A）组成，如上图所示。当输入电压逐步升高时，致使Vi施密特上Vt+，内部触发器发生翻转。当Vi逐步下降时，致使Vi电路再次发生翻转，通常Vt+Vt-.所以只要Vi电路就能稳定在低电平，ViVt+电路就稳定在高电平，这样就有效的防止杂波的干扰，并使得输出得到矩形脉冲，符合下级计数的需求。典型的施密特电路波形如下图（施密特电路波形图）本施密特触发器选用40106，管脚如下，可以看出内部含有六路同样的施密特触发器，我们只使用其中一组，如
6、下图所示：(施密特触发器40106)第二节 计数电路2.计数电路本电路采用四个同步计数器接成串行工作方式，经查数字电路产品资料后，准备采用CD4518，管脚如下图。该IC为一同步加数器，在一个封装中含有两个可互换二/十进制计数器，其功能引脚分别是(1)(7)，和(9)(15)管脚该计数器是单路系列脉冲输入(1或2脚；9或10脚)，4路BCD码输出(36脚，1114脚)。(计数器4518)从4518应用手册给出的真值表看出，CD4518有两个时钟输入端CP和EN（ENABLE A或B），若用时钟上升沿触发，信号从CP端输入，此时EN端接高电平1，若用时钟下降沿触发，信号EN端输入，此时CP端应接
7、低电平0，不仅如此，清零端(RESET)也应该保持低电平0，只有满足了这些条件，电路才会处于计数状态。如图所示：（4518真值表）我们还从真值表里可以得出，利用EN端下降沿触发的特点组成N位十进制计数器。从波形分析，当输入端的计数脉冲到第10个时，电路自动复位0000状态，因为4518没有进位功能的引脚，所以应该充分利用第6或14脚输出脉冲的下降沿，利用该脉冲和EN端相连，就可以实现电路进位的功能，根据分析结果，电路设计如下：另外从4518波形参数表可以查其RESET端所需要的清零电平宽度在VDD=5V时应该大于250ns，即清零信号宽度应至少大于250ns才能有效的将计数器清零，从测量的准确
8、度要求来看，250ns周期的频率f=1/=1/250=4M,远远大于我们所测量的频率最高值10KH，所以我们至少可以将其运用于小于M级别频率的测量。现在可以得出结果清零信号宽度应大于250ns，以此作为时钟设计电路的参考数据。第三节 锁存电路3.锁存电路锁存器就是把当前的状态锁起来，使CPU送出的数据在接口电路的输出端保持一段时间锁存后状态不再发生变化，直到解除锁定。锁存集成电路有电平和边沿触发之分，设计时需要充分考虑。内部构造一般采用D触发器形式，使用电平或则脉冲方式触发。从前面的分析看，本次设计的锁存电路必须采用边沿触发方式的集成电路实现。假如采用电平方式的，在秒脉冲的正半周(即高电平)会
9、使锁存器一直处于导通状态，不能正常显示测试值。因此采用边沿触发就可以在极短的时间内将所需要的数据进行传送，而在其他时间内则处于封闭状态。查阅数据集成资料会发现8D锁存器74LS324正适合要求，这款集成一般在计算机电路中使用，而且容易购买。此集成为20脚封装，内部有8个D锁存器，采用两个这样的集成便可以实现4位十进制的数据传送，它以上升沿作为CP端(即CLK)的有效触发，将8个D输入同时打到Q端，在输出端加有三态驱动。其内部构造如下所示：(8D锁存器74LS324) (单个触发器)从集成电路参数和真值表可以知道，在其1脚使能端加上低电平才能有效的使输出端得到所需的数据，其他状态不传输数据，也可
10、从上图分析出此1脚是控制三态门的，相当于电路的通断开关，只有接低电平，电路才能正常工作。(74LS324真值表)由上图可知在满足了OE端低电平的条件下，只有在CP端的上升沿到来时才能使Q端有效翻转，达到我们预期设计所需要的边沿触发的要求但从时钟的角度出发，对374的边沿特性依然有要求，因为电路要求对锁存器进行锁存以后才能将计数器清零，否则在锁存未稳定前就将计数器清零必然会造成显示的错误，我们从374应用手册中给出的数据中可知，在CP端的上升沿到来时，从Q端输出延时有1528ns，其数据如下：时隙极限(ns)测试环境MinMaxMaxTplh1528CL=45pfTplh1928RL=667 因
11、此从CP端的上升沿到达超过1.3V电压时，可以使Q端翻转，而且能够在至少28ns内完成触发器翻转任务，只要在此时间内计数器不清零就可以使电路正常工作，时钟设计时就可以此为依据。第四节 译码显示电路4.译码显示电路市场上比较多见数码显示器件是LED数码管，它有亮度高,价格低等特点。所以非常适合本电路制作，数码管的外形尺寸和内部构造如下所示：(LED数码管)(LED数码管内部结构)主要参数如下：1.6V4.2V，功耗400Mw；工作电流10mA。分为共阴极和共阳极两种。本电路选用共阴极方式，其引脚按顶视图的1脚开始，顺时针读数。3脚和8脚为公共引脚，其中5脚为小数点，在本电路中不做连接。引脚分别如
12、下所示：（LED引脚图）数码管与配套的驱动集成器件一起工作，通常称作BCD-7段译码器。查阅译码集成，发现有很多都能与LED管很好的协调工作，最后确定为CD4543,它是一种中功率器件，在额定5V电压下输出4.5V最大电压，输出电流达到1mA左右，本电路根据要求共需要4块CD4543。管脚排列如下：（CD4543）集成从25脚依次输入二进制BCD码的高位到低位，（9）脚15脚输出点燃数码管所需要的二进制电压，（1）端为锁存控制，（7）端位消隐端，（6）端为L6CD用。同时，从原先的设计思路出发，（1）脚锁存端不使用，再结合其真值表，（1）脚需接高电平，而（6）、（7）均需接底电平，满足此要求才
13、能正常工作。译码器和数码管工作的方式一般有动态扫描和静态的效果，通常只用两块集成就可以完成译码和显示的工作。而静态工作状态中，数码管持续点燃，在特定时间的更新显示，所以显示无视觉闪烁，而且电路调试简单，本电路考虑到前级74LS324已经锁定数据，因此配合静态工作能很好完成显示的工作，所以本电路选用静态连接。根据管脚分布和译码参数及管脚分布。电路设计如下：第五节 时钟电路及波形设计5.时钟电路及波形设计根据以上各电路功能模块的需要，时钟电路总共需要产生两路输出信号，一路是频率为1秒的标准矩形脉冲，利用其上沿对锁存器进行锁存，另一路是计数器的清零脉冲，要求脉冲宽度250ns才可以有效得将计数器清零
14、，频率仍然是1秒。而且在锁存以后才可以对计数器进行清零，考虑到锁存在25ns之内完成工作，所以只要电路调试得当，无须再加延时电路，而且从上面设计的方框图可知，矩形脉冲经过一个单隐态电路以后才产生清零脉冲，单隐态集成也存在不可人为的延时存在，所以电路可以正常的工作。各部分设计如下：（1）时钟产生电路 时钟产生方式很多，可以由各种门电路，环谐振电路，也可以由触发器、555集成构成，谐振可以是电容，晶体。为了调试方便，综合条件，采用CMOS集成加晶振，晶振采用平常较为多见的时钟晶振，谐振频率为32.786k。查阅数据集成资料，发现CD4046符合各方面的要求，它内部含有14级的二进制串行计数器，可以
15、进行214分频，32.768k谐振频率经过内部14级计数器214=16372分频后可以得到2HZ的精确频率。现在所需要的1秒的时钟，因此2HZ的脉冲需要在经过一个二分频电路就可以输出准确1秒脉冲。其电路接线如下图所示：（CD4060接线图）上图便是CD4060的应用接线图，（11）和（10）脚内部电路和外围组成典型的石英晶体门震荡电路，产生32.678KHZ的频率信号进入14级计数器后，在3脚输出2HZ的频率方波。C1和C2做频率微调，输出频率主要取决于石英晶体。对于2HZ的方波仍然无法让电路正常工作，需要进行2分钟频才能产生1秒的时钟，因此本电路设计一个JK触发器进行2分频，分频后的方波可以
16、直接用来控制锁存电路工作。本电路采用CD4027作为2分频的器件，其管脚分布为：(CD4027)从上图可知，内部含有两套相同的JK触发器，（1）和（2）为输出端，（3）脚为前级时钟输入，（4）和（7）脚分别是更新和复位脚，本电路将其接低电平，（5）和（6）脚为JK端，需接高电平。从（1）脚输出的信号即是所需的1HZ方波。（2）单稳态设计 从4027第（3）脚输出的方法仍然无法进行正常清零的工作，此脚需要接一单稳态处理后才能进行清零。从前面的设计需求出发，单稳态电路输出的波形宽度至少要达到252ns才能正常清零。查询有关集成库发现CD4528是一种双可重触发单稳态器件，它的管脚如下：（CD452
17、8管脚图）其真值表如下所示：CD4528里同样有两组单稳电路，（1）和（2）是微分定时输入，（3）脚是使能端，（4）和（5）组成与门电路，（5）脚与（4）脚反相，因为此电路只需要一直脚端输入端，我们使用（4）脚同相端输入，将（5）脚接高电平即可。（6）和（7）是输出端。根据真值表，需要将第（3）脚即clear脚接高电平，电路接如下所示：（单稳态电路）上图R3和C3组成微分定时，单稳态输出波形宽度为=0.2*R3*C3（VDD-VSS），本电路由10K和0.01UF组成，输出TW宽度为25us(标准值)，远远满足计数器所需要的250ns的时间宽度。2HZ信号从（4）脚输入，250ns方波从第6脚
18、输入出至计数器清零端。 第三章 制作和调试1根据设计所需，列主要器件清单： 器件名称 用处及规格 数量 IC CD40106 整形 1 IC CD4581 计数 2 IC 74LS374 锁存 2IC CD4543 译码 4IC CD4060 时钟产生 1IC CD4027 2分频 1IC CD4528 单稳态 1光电开关管 1晶振 32.768K 1LED数码管 4除此外电容电阻若干，供电电源等未列入清单。2利用protel制图并采取手动布线。严格按所电路设计实施制作，力求一次成功。但在制作调试过程中仍遇到很大的困难。调试过程记录如下：（a）数码显示错误测量电压发现数码段显示错误，比如目标显
19、示5，而实际显示3，分别测量数码管的f端和b端，发现管脚在制作印刷电路板f脚和b脚换位，以至产生此错误，互换后正常。（b）时钟电路的调试借助于频率计对CD4060进行测量，为不影响震荡工作，应该选择适当的引脚进行测量，最后选择在7端或者5端进行测量（7端标准频率为2048HZ，5端为1024HZ）。微调可变电容C2，使7脚（或5脚）输出接近2048HZ（或1024HZ）。(c)数码显示高低位数错误这是在设计初期没有考虑到的问题，protel布线后出来应该是反面铺铜板的线路，在制作时就非常注意这个问题。但是在数码管排列成一字型后，没有考虑到高位在左边，低位在右边的问题，所以造成观察数据的时候要倒
20、着看。若直接改变译码器到数码管之间的引线，势必会造成大面积改线，于是从计数器入手，将计数器的引线重新布线。信号计数脉冲从原先的高位引入，其他依次向下推，更改后显示正常。(d)电源接通后一数码管无发正常显示，由于只有一只数码有问题，所以排除IC有问题，管检查发现由于数码管其一脚电源线漏接，重新连接后一切恢复正常。(f)无法更新显示。在脉冲的上升沿到来时，锁存器没有被触发，因此无法传送数据。检查CD4027(1)脚电压，发现没有秒脉冲，也就是说没有高电平的上升沿，所以锁存器也就无法得到脉冲触发。再测量CD4060(3)脚电压，发现电压在0.5V到4.6V之间来回抖动，频率在0.5秒左右，说明时钟产
21、生电路完全正常。问题出在CD4027上面，仔细检查其电路接线情况，发现第4脚的接线在腐蚀时被截断，也就是该线路断路，重新接好后恢复正常。第四章 电路设计的优缺点分析本电路具有测量精度高，调试制作简单等特点，但还存在许多不足之处有待改进：1.本电路总共使用12块集成，所以存在很大的冗余度，部分集成内部只用了1/6，造成浪费。如显示电路可以采用动态显示的方法，采用一体化的集成即译码锁存计数为一体的集成。2.转速的测量单位为秒，因此就提供转速测量的功能来讲并不是最佳结果，应该是以分为单位。3.现在测量方法实现的原理是以计数测频率，若以测周的方法（即测量一转的周期），然后再进行数位转换便可以测量每分钟
22、转速的功能。4.计算。频率f=N/T,假定定时为1秒。时间基准脉冲周期为100us,T=1000+T,f=N/(1000+T)。误差f/f=N/(1000+T)-N/(1000+T1)/N/(1000+T)=1-(1000+T1)/(1000+T)= 1/(1000+T)频率与转速关系：f=P*V/60,(f为频率，P为每转一周产生的脉冲个数，V为电机每分钟转速)；周期T=1/f.假设圆盘孔数为Z，电机转速为n(r/min)，则速度发送器的频率为Fc=n*Z/60HZ(其中Fc为速度发送器的频率)。第五章 总结从总体上来看，电路设计制作室比较成功的，跟以往的制作相比，本次电路完全是在自己个人的
23、思路创作出来的，因此获得了很多的经验，综合如下：1.设计思路是事实操作的扎实基石。一个良好的设计思路，是电路的生命。所以宁愿在思路设计上多花点时间。2.活学活用。这次设计让我真正体会到了书本知识永远是基础。在实践中，需要灵活运用书本上所讲知识，万变不离其中，只有拥有扎实的理论知识才能做到活用和巧用。3.电子制作是一个复杂又漫长的过程。在制作过程中，马虎不得，粗心不得，必须脚踏实地的做。特别是电子类的设计更应该如此，一步一个脚印，逐个逐个调试，不可贪图便宜。4.在实际的制作过程中会遇到许多自己不懂得问题，需要自己虚心向老师同学请教。这次设计也是如此，再次向对我提贡帮助的老师同学表示崇高的敬意。致谢在毕业设计(论文)的撰写过程中，得到了指导老师老师的热心指导和帮助，在此表示衷心的感谢。参考文献1阎石主编，数字电子技术基础，北京：高等教育出版社，2006.52李大友主编，数字电路逻辑设计，北京：清华大学出版社，1997.9. 3邓家龙主编，集成电子技术基础教程，北京：高等教育出版社，2002.34蒋建飞主编，大规模A/D和D/A转换器设计原理，北京：科学出版社，2000.3